В этом примере показано, как сопоставить порты DUT в сгенерированном ядре IP HDL к AXI4-потоковым интерфейсам.
Создайте объект для целевого устройства.
hFPGA =
fpga with properties:
Vendor: "Xilinx"
Interfaces: [0x0 fpgaio.interface.InterfaceBase]
Добавьте интерфейс AXI4-Stream в hFPGA
объект при помощи addAXI4StreamInterface
функция.
Задайте порт DUT как hdlcoder.DUTPort
объектный массив и затем сопоставляет порт с интерфейсом AXI4-Stream.
Сопоставьте объекты порта DUT с интерфейсом AXI4-Stream. Эта информация сохранена как свойство на hFPGA
объект.
ans =
AXI4Stream with properties:
InterfaceID: "AXI4-Stream"
WriteEnable: 1
ReadEnable: 1
WriteFrameLength: 1024
ReadFrameLength: 1024
WriteDriver: [1×1 fpgaio.driver.AXIStreamIIOWrite]
ReadDriver: [1×1 fpgaio.driver.AXIStreamIIORead]
InputPorts: "x_in_data"
OutputPorts: "y_out_data"