Следуйте инструкциям по вызову консультанта по рабочим процессам HDL в MATLAB ®. См. раздел Начало работы с консультантом по рабочим процессам HDL (кодер HDL ).
Примечание
Для создания кода HDL с помощью помощника по рабочим процессам HDL необходимо иметь лицензию HDL Coder™.
В разделе «Выбор цели создания кода» убедитесь, что для параметра «Рабочий процесс» задано значение Generic ASIC/FPGA.
В разделе Проверка HDL (HDL Verification) выберите Проверить с помощью FPGA-in-the-Loop.
Создание тестового стенда FPGA-in-the-Loop: выберите этот параметр для создания тестового стенда для моделирования с помощью FPGA-in-the-loop.
Log outputs for comparison plots: Этот опциональный выбор позволяет регистрировать и выводить на график выходные данные ссылочной конструкторской функции и FPGA.
Имя платы: Выберите одну из плат разработки FPGA. Если пакет поддержки платы HDL Verifier™ FPGA еще не загружен, выберите Get more boards. Затем вернитесь к этому шагу после загрузки пакета поддержки платы FPGA.
FPGA-in-the-Loop Connection: метод имитационного соединения FIL. Опции раскрывающегося меню обновляются в зависимости от методов подключения, поддерживаемых для выбранной целевой платы. Если целевая плата и HDL Verifier поддерживают подключение, можно выбрать Ethernet, JTAG, или PCI Express.
IP-адрес платы и MAC-адрес платы:
При выборе соединения Ethernet при необходимости можно настроить IP-адрес и MAC-адрес платы.
| Выбор | Инструкции |
|---|---|
| IP-адрес платы | Используйте эту опцию для установки IP-адреса платы, если он не является IP-адресом по умолчанию (192.168.0.2). Если IP-адрес платы по умолчанию (192.168.0.2) используется другим устройством или требуется другая подсеть, измените IP-адрес платы в соответствии со следующими рекомендациями:
|
| MAC-адрес платы | В большинстве случаев изменение MAC-адреса платы не требуется. При подключении нескольких плат разработки FPGA к одному хост-компьютеру измените MAC-адрес платы для любых дополнительных плат таким образом, чтобы каждый адрес был уникальным. Для каждой платы необходимо иметь отдельную сетевую плату. Для изменения MAC-адреса платы щелкните в поле Board MAC address. Укажите адрес, отличный от адреса любого другого устройства, подключенного к компьютеру. Для получения MAC-адреса платы для конкретной платы разработки FPGA обратитесь к этикетке, прикрепленной к плате, или обратитесь к документации по продукции. |
Дополнительные файлы
Введите имена любых дополнительных исходных файлов для DUT. Если у вас есть несколько дополнительных исходных файлов, используйте... для добавления дополнительных элементов.
Настройки моделирования испытательного стенда FPGA-in-the-Loop:
Если требуется, чтобы помощник по рабочему процессу HDL открыл моделирование FIL, установите флажок «Simulate generated FPGA-in-the-Loop test stech».
FIL по Ethernet
FIL над JTAG
FIL через PCI Express
Если вы еще не выполнили предыдущие шаги, щелкните правой кнопкой мыши Проверить с помощью FPGA-in-the-Loop и выберите Run to Selected Task. В противном случае нажмите кнопку Выполнить.
На этом шаге создается пользовательский hdlverifier.FILSimulation Системная object™, обеспечивающая интерфейс с конструкцией, выполняющейся на плате FPGA, и генерирующая тестовый стенд, использующий этот объект для подключения к плате FPGA.
Если выбран параметр Simulate generated FPGA-in-the-Loop test stench, на этом шаге файл программирования FPGA загружается в FPGA и автоматически генерируется стенд с FPGA-in-the-loop.
Если вы не выбрали Simulate generated FPGA-in-the-Loop test stech, вы должны загрузить файл программирования FPGA вручную, используя либо настроенный toplevel_programFPGAprogramFPGA метод создаваемого объекта. Напоминание: если вы еще не выполнили настройку управляемого аппаратного обеспечения или установку программных средств FPGA Design Software Tools, сделайте это сейчас перед загрузкой файлов программирования.
Произведенный toplevel_programFPGA
./toplevel_fil/toplevel_programFPGA
programFPGA функция объекта:
MYFIL.programFPGA
Чтобы запустить проект на плате FPGA, запустите созданный тестовый стенд или используйте созданный объект в собственном коде MATLAB. Первый вызов объекта устанавливает связь с платой FPGA.