Discrete FIR Filter HDL Optimized
Фильтр с конечной импульсной характеристикой - оптимизирован для генерации HDL-кода
- Библиотека:
Поддержка/фильтрация HDL-файлов DSP System Toolbox
Описание
Блок Discrete FIR Filter HDL Optimized моделирует архитектуры фильтра с конечной импульсной характеристикой, оптимизированную для генерации HDL-кода. Блок принимает по одной входной выборке за раз и предоставляет опцию для программируемых коэффициентов. Он обеспечивает аппаратный интерфейс с входными и выходными сигналами управления. Чтобы обеспечить точное по циклу симуляцию сгенерированного HDL-кода, блок моделирует архитектурную задержку, включая регистры трубопроводов и совместное использование ресурсов.
Блок обеспечивает три структуры фильтра. Системная архитектура прямой формы обеспечивает полностью параллельную реализацию, которая эффективно использует Intel® и Xilinx® Блоки DSP. Транспонированная архитектура прямой формы является полностью параллельной реализацией и подходит для приложений FPGA и ASIC. Частично последовательная сестрическая архитектура обеспечивает конфигурируемую последовательную реализацию, которая эффективно использует блоки DSP FPGA. Для реализации фильтра, который совпадает с множителями, регистрами трубопроводов и предварительными добавками к строению DSP вашего поставщика FPGA, укажите целевое устройство, когда вы генерируете HDL-код.
Все три структуры оптимизируют аппаратные ресурсы путем совместного использования множителей для симметричных или антисимметричных фильтров. Параллельные реализации также удаляют умножители для нулевых коэффициентов, таких как в полупериодических фильтрах и преобразованиях Гильберта.
Задержка между действительными входными данными и соответствующими действительными выходными данными зависит от структуры фильтра, опций сериализации, количества коэффициентов и от того, обеспечивают ли значения коэффициентов возможности оптимизации. Для получения дополнительной информации о структуре и задержках смотрите раздел «Алгоритм».
Для конечная импульсная характеристика с многоканальными или основанными на кадрах входами используйте блок Discrete FIR Filter (Simulink) вместо этого блока.
Порты
Вход
Выход
Параметры
Примеры моделей
Совет
Сброс поведения
По умолчанию блок Discrete FIR Filter HDL Optimized соединяет сгенерированный глобальный сброс HDL только с регистрами пути управления. Два параметра сброса, Enable reset input port и Use HDL global reset, соединяют сигнал сброса с регистрами пути данных. Из-за дополнительной маршрутизации и загрузки сигнала сброса сброс регистров пути данных может снизить эффективность синтеза.
Параметр Enable reset input port включает порт reset на блоке. Сигнал сброса реализует локальный синхронный сброс регистров пути данных. Для оптимального использования ресурсов FPGA эта опция не соединяет сигнал сброса с регистрами, нацеленными на блоки DSP FPGA.
Параметр Use HDL global reset соединяет сгенерированный HDL сигнал глобального сброса с регистрами пути данных. Этот параметр не изменяет внешний вид блока и не изменяет поведение симуляции в Simulink. Сгенерированный глобальный сброс HDL может быть синхронным или асинхронным в зависимости от параметра HDL Code Generation Global Settings > Reset type > в Параметры конфигурации модели. В зависимости от вашего устройства, использование глобального сброса может переместить регистры из блоков DSP и увеличить использование ресурсов.
Когда вы выбираете параметры Enable reset input port и Use HDL global reset вместе, глобальные и локальные сигналы сброса очищают регистры пути данных и управления.
Факторы о сбросе для сгенерированных испытательных стендов
Инициализация FPGA в цикле обеспечивает глобальный сброс, но не обеспечивает автоматически локальный сброс. С параметрами сброса по умолчанию регистры пути данных, которые не сбрасываются, могут привести к несоответствиям цикл (FIL), если вы запускаете модель FIL более одного раза, не сбрасывая плату. Выберите Use HDL global reset, чтобы автоматически сбросить регистры пути данных или выберите Enable reset input port и утвердите локальный сброс в модели, чтобы сигнал сброса стал частью испытательного стенда Simulink FIL.
Сгенерированный испытательный стенд HDL обеспечивает глобальный сброс, но не обеспечивает автоматического локального сброса. С параметрами сброса по умолчанию и параметрами конфигурации сброса регистра по умолчанию, сгенерированный HDL-код включает начальное значение симуляции для регистров пути данных. Однако, если вы обеспокоены
X-предложение в проекте, можно задать параметр HDL Code Generation Global Settings > Coding style > No-reset register initialization > в Параметрах конфигурацииDo not initialize. В этом случае, с параметрами сброса блоков по умолчанию, регистры пути данных, которые не сбрасываются, могут вызватьX-предложение по пути данных в начале симуляции HDL. Выберите Use HDL global reset, чтобы автоматически сбросить регистры пути данных или выберите Enable reset input port и задайте локальный сброс в модели, чтобы сигнал сброса стал частью сгенерированного HDL- испытательного стенда.
Алгоритмы
Блок обеспечивает несколько реализаций фильтра в зависимости от настроек вашего параметра. Реализация фильтра учитывает специфические для поставщика оборудование детали блоков DSP при добавлении регистров конвейера к архитектуре. Эти различия в местоположениях регистров трубопроводов помогают подгонять создание фильтра к блокам DSP на ПЛИС.
Диаграммы архитектуры предполагают передаточную функцию, которая имеет L коэффициенты (до применения оптимизации).
| Filter structure | Number of cycles (<reservedrangesplaceholder0>) | Архитектура и Эффективность Ссылки |
|---|---|---|
Direct form systolic | Н/Д | Полностью параллельная Systolic архитектура |
Direct form transposed | Н/Д | Полностью параллельная транспонированная архитектура |
Partly serial systolic | N <L | Частичная последовательная системная архитектура (1 < N < L) |
Partly serial systolic | <reservedrangesplaceholder1> ≥ <reservedrangesplaceholder0> | Полностью последовательная системная архитектура (N ≥ L) |
Комплексные Умножители
Если либо данные, либо коэффициенты комплексны, но не оба, блок реализует один фильтр, чтобы вычислить действительный выход, и второй фильтр, чтобы вычислить мнимую часть. Эта реализация приводит к двум умножителям для каждого отвода фильтра.
Когда и данные, и коэффициенты комплексны, блок реализует три фильтра параллельно. Диаграмма показывает реализацию фильтра для сложных входных данных X = <reservedrangesplaceholder6> r + <reservedrangesplaceholder5> × <reservedrangesplaceholder4> я и сложные коэффициенты W = <reservedrangesplaceholder2> r + <reservedrangesplaceholder1> × <reservedrangesplaceholder0> я.
Когда Coefficients source установлено на PropertyW r + W i и W r- W i предварительно вычислены, поэтому эта реализация использует 3 блоки DSP для каждого отвода фильтра, плюс входной сумматор и два выходных сумматора. Вход в каждый множитель отвода фильтра увеличивается на один бит.
Когда Coefficients source установлено на Input port, блок использует еще 2 сумматора для каждого отвода фильтра. Эти сумматоры вычисляют коэффициенты W r + W i и W r - W i.
Полностью параллельная Systolic архитектура
Когда вы устанавливаете параметр Filter structure равным Direct form systolicблок реализует полностью параллельную сестрическую архитектуру с оптимизациями для симметрии или антисимметрии и нулевых коэффициентов. Задержка зависит от симметрии коэффициентов и отображается на значке блока.
Когда симметричные пары коэффициентов имеют равные абсолютные значения, они разделяют один блок DSP. Эта парная совместная реализация позволяет использовать предварительный сумматор в блоках Xilinx и Intel DSP. Верхняя половина схемы показывает симметричный фильтр без оптимизации коэффициента пары. Нижняя половина схемы показывает архитектуру, используя оптимизацию коэффициента пары.
Эта таблица показывает использование ресурсов после синтеза для HDL-кода, сгенерированного для симметричной 26-контактной конечной импульсной характеристики фильтра с 16-битными входами и 16-битными коэффициентами. Синтез нацелен на Xilinx ZC-706 (XC7Z045ffg900-2) FPGA. Параметр Global HDL reset type Synchronous и Minimize clock enables выбран. Порт reset не включен, поэтому к сгенерированному глобальному сбросу HDL подключаются только регистры пути управления.
| Ресурс | Использование |
|---|---|
| LUT | 36 |
| Срез Reg | 487 |
| Срез | 45 |
| Файлы Xilinx LogiCORE DSP48 | 13 |
После места и маршрута максимальная тактовая частота проекта составляет 630 МГц.
Полностью параллельная транспонированная архитектура
Когда вы устанавливаете параметр Filter structure равным Direct form transposedблок реализует полностью параллельную транспонированную архитектуру. Эта архитектура минимизирует умножители путем совместного использования умножителей для любых двух или более коэффициентов, которые имеют равные абсолютные значения. Это также удаляет умножители для нулевых коэффициентов. Задержка блока составляет шесть циклов. Эта задержка не меняется со значениями коэффициентов.
Верхняя половина схемы показывает теоретическую архитектуру для частично симметричного фильтра без оптимизации коэффициента с равными абсолютными значениями. Нижняя половина схемы показывает транспонированную архитектуру, реализованную этим блоком, используя оптимизацию коэффициента равного значения. Если коэффициенты антисимметричны, выходной сумматор становится вычитанием.
Частичная последовательная системная архитектура (1 < N <L)
Когда вы устанавливаете параметр Filter structure равным Partly serial systolic, и вы выбираете коэффициент сериализации, N, таким образом N меньше, чем количество коэффициентов, но больше, чем единица, блок реализует частично последовательную сестрическую архитектуру. Последовательная реализация использует M = ceil (L/N)M интерполяционные таблицы. Расчеты, выполняемые каждым блоком DSP, сериализуются. Входные выборки в блок должны быть как минимум N циклы разнесены. Задержка блока M + потолок + (L/M)5.
В этой таблице показана загрузка ресурсов после синтеза для HDL-кода, сгенерированного из примера реализации частичной последовательной конечной импульсной характеристики Systolic Filter. Реализация предназначена для 32-контактной конечной импульсной характеристики фильтра с 16-битными входами, 16-битными коэффициентами и коэффициентом сериализации 8 циклов между допустимыми входами отсчетами. Синтез нацелен на Xilinx Virtex-6 (XC6VLX240T-1FF1156) FPGA. Параметр Global HDL reset type Synchronous и Minimize clock enables выбран.
| Ресурс | Использование |
|---|---|
| LUT | 192 |
| FFS | 606 |
| Файлы Xilinx LogiCORE DSP48 | 5 |
После места и маршрута максимальная тактовая частота проекта составляет 376 МГц.
Полностью последовательная системная архитектура (N ≥ L)
Когда вы устанавливаете параметр Filter structure равным Partly serial systolicи вы выбираете такой коэффициент сериализации, что NLL коэффициенты. Входные выборки должны быть как минимум N циклы разнесены. Задержка блока L + 5.
