addAXI4SlaveInterface

Класс: hdlcoder. ReferenceDesign
Пакет: hdlcoder

Добавьте и задайте AXI4 подчиненный интерфейс

Синтаксис

addAXI4SlaveInterface('InterfaceConnection',ref_design_port,'BaseAddress',base_addr)
addAXI4SlaveInterface('InterfaceConnection',ref_design_port,'BaseAddress',base_addr,'MasterAddressSpace',master_addr_space)
addAXI4SlaveInterface('InterfaceConnection',ref_design_port,'BaseAddress',base_addr,Name,Value)
addAXI4SlaveInterface('InterfaceConnection',ref_design_port,'BaseAddress',base_addr,'MasterAddressSpace',master_addr_space,Name,Value)

Описание

addAXI4SlaveInterface('InterfaceConnection',ref_design_port,'BaseAddress',base_addr) добавляет и определяет интерфейс AXI4 для Altera® исходный проект, или AXI4 или AXI4-Lite интерфейс для Xilinx® Исходный проект ISE.

addAXI4SlaveInterface('InterfaceConnection',ref_design_port,'BaseAddress',base_addr,'MasterAddressSpace',master_addr_space) добавляет и определяет AXI4 или AXI4-Lite интерфейс для Xilinx Vivado® исходные проекты.

addAXI4SlaveInterface('InterfaceConnection',ref_design_port,'BaseAddress',base_addr,Name,Value) добавляет и задает интерфейс AXI4 для исходного проекта Altera или AXI4 или AXI4-Lite интерфейса для исходного проекта Xilinx ISE с дополнительными опциями, заданными одной или несколькими Name,Value аргументы в виде пар.

addAXI4SlaveInterface('InterfaceConnection',ref_design_port,'BaseAddress',base_addr,'MasterAddressSpace',master_addr_space,Name,Value) добавляет и задает AXI4 или AXI4-Lite интерфейс для исходных проектов Xilinx Vivado с дополнительными опциями, заданными одним или несколькими Name,Value аргументы в виде пар.

Входные параметры

расширить все

Исходный проект, который соединяется с AXI4 или AXI4-Lite интерфейсом, задается как вектор символов. Для исходных проектов на базе Intel® Qsys™, когда вы хотите подключить несколько основных IP-адресов AXI к AXI4 или AXI4-Lite интерфейсу, задайте каждое имя основного образца AXI и соответствующие имена портов как массив ячеек из векторов символов.

Пример: 'axi_interconnect_0/M00_AXI', {'hps_0.h2f_axi_master','master_0.master'},...

Базовый адрес для AXI4 или AXI4-Lite ведомого интерфейса, заданный как вектор символов.

Пример: '0x40010000'

Адресное пространство главного интерфейса, подключенного к этому ведомому интерфейсу, задается как вектор символов. Только для исходных проектов Vivado. Когда необходимо подключить несколько основных IP AXI, задайте каждое из имен основных образцов AXI и соответствующие адресные пространства.

Пример: 'processing_system7_0/Data', {'processing_system7_0/Data','hdlverifier_axi_master_0/axi4m'}

Аргументы в виде пар имя-значение

Задайте необязательные разделенные разделенными запятой парами Name,Value аргументы. Name - имя аргумента и Value - соответствующее значение. Name должны находиться внутри кавычек. Можно задать несколько аргументов в виде пар имен и значений в любом порядке Name1,Value1,...,NameN,ValueN.

Тип интерфейсного соединения, заданный как character vector или cell array векторов символов.

Пример: 'InterfaceType','AXI4-Lite' задает 'AXI4–Lite' подключение типа интерфейса.

Имя интерфейса, заданное как вектор символов. Когда вы предоставляете InterfaceID, InterfaceType должно быть задано значение либо 'AXI4' или 'AXI4–Lite'.

Пример: 'InterfaceID','MyAXI4','InterfaceType','AXI4' задает имя интерфейса следующим 'MyAXI4' и тип интерфейса как 'AXI4'.

Ширина всех ID-сигналов, таких как AWID, WID, ARID, и RID, заданный как положительное целое число. Это свойство позволяет вам задать количество интерфейсов AXI Master, к которым должен подключаться AXI4 ведомый интерфейс в IP-ядре HDL DUT. Значение по умолчанию 12, что позволяет подключить HDL-ядро IP к одному интерфейсу AXI Master. Чтобы подключить IP-ядро к нескольким интерфейсам AXI Master, увеличьте IDWidth. Ширина идентификатора зависит от инструмента.

Пример: 'IDWidth','13' может указать, что в исходном проекте IP-ядро должно подключаться к двум интерфейсам AXI Master.

Совет

Введенный в R2015a
Для просмотра документации необходимо авторизоваться на сайте