Настраиваемые Исходные проекты

Создайте свой собственный пользовательский исходный проект для интеграции сгенерированного IP-ядра в целевое однокристальное устройство, плату Speedgoat или автономные платы FPGA

Вы можете создать свой собственный пользовательский исходный проект в MATLAB® и используйте HDL- Coder™ для интеграции IP-ядра в ваш исходный проект.

Классы

расширить все

hdlcoder.BoardОбъект регистрации платы, описывающий пользовательскую плату СнК
hdlcoder.WorkflowConfigНастройка рабочих процессов генерации и развертывания HDL-кода
hdlcoder.ReferenceDesignИсходный проект объекта регистрации, который описывает SoC исходного проекта

Функции

расширить все

socExportReferenceDesignЭкспорт пользовательского исходного проекта для HDL Workflow Advisor
addExternalIOInterfaceОпределите внешний интерфейс ввода-вывода для объекта платы
addExternalPortInterfaceОпределите интерфейс внешнего порта для объекта платы
addInternalIOInterfaceДобавьте и определите внутренний интерфейс ввода-вывода между сгенерированным IP-ядром и существующими IP-ядрами
addAXI4MasterInterfaceДобавьте и определите AXI4 интерфейс Master
addAXI4SlaveInterfaceДобавьте и задайте AXI4 подчиненный интерфейс
addAXI4StreamInterfaceДобавление AXI4-Stream интерфейса
addAXI4StreamVideoInterfaceДобавить AXI4-Stream Video Interface
addClockInterfaceДобавьте часы и сбросьте интерфейс
addCustomEDKDesignЗадайте файл проекта Xilinx EDK MHS
addCustomQsysDesignЗадайте файл проекта Altera Qsys
addCustomVivadoDesignЗадайте файл Tcl проекта экспортированных блоков Xilinx Vivado
addIPRepositoryВключите IP-модули из папки репозитория IP в пользовательский исходный проект
addParameterДобавьте и задайте пользовательские параметры для исходного проекта
validateReferenceDesignПроверяйте значения свойств в исходный проект объекте
validateBoardПроверяйте значения свойств в объекте платы
CallbackCustomProgrammingMethodУказатель на функцию для пользовательской функции обратного вызова, которая выполняется во время задачи Program Target Device в Workflow Advisor
CustomizeReferenceDesignFcnУказатель на функцию обратного вызова, который выполняется перед задачей Set Target Interface в HDL Workflow Advisor
EmbeddedCoderSupportPackageУкажите, использовать ли пакет поддержки Embedded Coder
PostBuildBitstreamFcnУказатель на функцию обратного вызова, который выполняется после создания задачи FPGA Bitstream в HDL Workflow Advisor
PostCreateProjectFcnУказатель на функцию обратного вызова, который выполняется после задачи Create Project в HDL Workflow Advisor
PostSWInterfaceFcnУказатель на функцию для пользовательской функции обратного вызова, которая выполняется после задачи Generate Software Interface в HDL Workflow Advisor
PostTargetInterfaceFcnУказатель на функцию обратного вызова, который выполняется после задачи Set Target Interface в HDL Workflow Advisor
PostTargetReferenceDesignFcnУказатель на функцию для функции обратного вызова, которая выполняется после задачи Set Target Reference Design в HDL Workflow Advisor

Темы

Системная плата и система регистрации Исходного проекта

Система для определения и регистрации плат и исходных проектов.

Регистрация пользовательской платы

Задайте интерфейс и атрибуты пользовательской платы СнК. После определения платы ее можно использовать с помощью IP Core Generation Workflow в HDL Workflow Advisor.

Регистрация пользовательского Исходного проекта

Задайте интерфейс и атрибуты пользовательского однокристального исходного проекта. После определения и регистрации исходного проекта можно использовать рабочий процесс генерации IP-ядра в HDL Workflow Advisor.

Задайте пользовательские параметры и функции обратного вызова для пользовательского исходного проекта

Узнайте, как задать пользовательские параметры и пользовательские функции обратного вызова для пользовательского исходного проекта.

Динамическая настройка исходного проекта на основе параметров исходного проекта

Узнать, как динамически настроить исходный проект, используя CustomizeReferenceDesignFcn способ.

Определите и добавьте IP-репозиторий в пользовательский исходный проект

Узнайте, как можно создать IP-репозиторий и добавить IP-модули в репозиторий к пользовательскому исходному проекту.

Задайте несколько основных интерфейсов AXI в исходных проектах для доступа к интерфейсам DUT AXI4 Slave

Узнайте, как можно задать несколько интерфейсов AXI Master в пользовательском исходном проекте для доступа к интерфейсу IP AXI4 slave HDL DUT.

Генерация IP-ядра HDL с несколькими AXI4-Stream и AXI4 главными интерфейсами

Узнайте, как можно сопоставить порты DUT с несколькими AXI4-Stream, AXI4-Stream Video и AXI4 Master интерфейсами.

Экспорт пользовательского исходного проекта из модели SoC (SoC Blockset)

Используйте socExportReferenceDesign функция для экспорта пользовательского исходного проекта из модели SoC Blockset™.

Связанная информация

Поиск и устранение проблем

Решение временных Отказов в генерации ядра IP и Simulink Real-Time рабочих процессов FPGA ввода-вывода

Устраните отказы в синхронизации в Build FPGA Bitstream шага рабочего процесса генерации IP-ядра или рабочего процесса ввода-вывода Simulink FPGA в Simulink Real-Time для плат на базе Vivado.

Рекомендуемые примеры

Define Custom Board and Reference Design for Zynq Workflow

Задайте пользовательскую плату и исходный проект для рабочего процесса Zynq

Определите и зарегистрируйте пользовательскую плату и исходный проект в рабочем процессе Zynq ®.

Открыть скрипт
Define Custom Board and Reference Design for Intel SoC Workflow

Определите пользовательскую плату и исходный проект для рабочего процесса Intel SoC

Определите и зарегистрируйте пользовательскую плату и исходный проект в рабочем процессе HDL Coder™ Intel SoC.

Открыть скрипт
Dynamically Create Master Only or Slave Only or Both Master and Slave Reference Designs

Динамически Создавайте Только Основной или Только Ведомый или Оба Основных и Ведомых Исходных проектов

Иллюстрирует, как динамически настроить исходный проект с помощью функции обратного вызова на основе исходного проекта параметров. Кроме того, в этом примере показов, как настроить количество каналов AXI4-Stream интерфейса в исходный проект таким образом, чтобы это был интерфейс Only AXI4-Stream Master, интерфейс Only AXI4-Stream Slave или оба интерфейса.

Открыть скрипт
Authoring a Reference Design for Audio System on a Zynq Board

Создание Исходного проекта для аудиосистемы на плате Zynq

Создайте эталонный проект, чтобы запустить аудио алгоритм и получить доступ к аудио входу и выходу на плате Zynq ®.

Открыть скрипт
Authoring a Reference Design for Audio System on a ZYBO Board

Создание Исходного проекта для аудиосистемы на плате ZYBO

Создайте исходный проект, чтобы запустить аудио алгоритм и получить доступ к аудио входу и выходу на плате ZYBO.

Открыть скрипт
Authoring a Reference Design for Audio System on Intel board

Создание исходного проекта для создания аудиосистем на системной плате Intel

Как:

Открыть скрипт
Running an Audio Filter on Live Audio Input Using a Zynq Board

Выполнение аудиофильтра на входе Live Audio с помощью платы Zynq

Моделируйте аудиосистему и реализуйте ее на плате Zynq ® с помощью аудио исходного проекта.

Открыть скрипт
Running Audio Filter with Multiple AXI4-Stream Channels on ZedBoard

Выполнение аудиофильтра с несколькими AXI4-Stream каналами на ZedBoard

Запустите аудиофильтр с несколькими каналами AXI4-Stream на ZedBoard.

Открыть скрипт
Using JTAG MATLAB as AXI Master to control HDL Coder generated IP Core

Использование JTAG MATLAB в качестве AXI Master для управления HDL Coder сгенерированным IP-ядром

Иллюстрирует, как автоматически вставить JTAG MATLAB в качестве AXI Master IP в исходный проект и использовать MATLAB для прототипа HDL Coder, сгенерированного IP Core FPGA.

Открыть скрипт
Export Custom Reference Design

Экспорт пользовательского исходного проекта

Экспорт пользовательского исходного проекта из модели SoC с помощью Blockset™ Soc socExportReferenceDesign функция. После создания пользовательского исходного проекта используйте инструмент HDL Workflow Advisor из HDL- Coder™, чтобы интегрировать ядро IP в исходный проект.

HDL Coder документация

Поддержка

Для просмотра документации необходимо авторизоваться на сайте