Когда вы генерируете HDL-код из подсистемы, вы можете опционально сгенерировать испытательный стенд SystemVerilog. Этот испытательный стенд проверяет сгенерированный HDL-код с помощью компонента C, сгенерированного из всего Simulink® модель.
Вы можете получить доступ к этой функции в HDL Workflow Advisor по пути HDL Code Generation > Set Testbench Options или в диалоговом окне Параметры конфигурации модели (Model Configuration Parameters) по пути HDL Code Generation > Test Bench. Или, для доступа из коммандной строки, установите GenerateSVDPITestBench свойство makehdltb.
makehdltb | Сгенерируйте испытательный стенд HDL из модели или подсистемы |
Проверьте HDL- Проекта с использованием DPI- Испытательного стенда SystemVerilog
В этом примере показов, как использовать испытательный стенд DPI SystemVerilog для верификации HDL-кода, где требуется большой набор данных.
Выберите Испытательный стенд для сгенерированного HDL-кода
Выберите сгенерированный испытательный стенд.
