Документация

Кодирование HDL-модулей для верификации с помощью MATLAB

Самым базовым элементом связи в интерфейсе HDL Verifier является HDL-модуль. Интерфейс передает все данные между симулятором HDL и MATLAB в качестве данных порта. Программное обеспечение HDL Verifier работает с любым существующим HDL-модулем. Однако при кодировании модуля HDL, предназначенного для верификации MATLAB, следует учитывать его имя, типы данных, которые будут использоваться совместно между этими двумя окружениями, и режимы направления.

Выберите имя модуля HDL для использования с испытательным стендом MATLAB

Хотя и не требуется, при присвоении имени HDL-модулю рассмотрите выбор имени, которое также может использоваться в качестве имени функции MATLAB. (Обычно правила именования для VHDL^® или Verilog^® и MATLAB совместимы.) По умолчанию программное обеспечение HDL Verifier предполагает, что HDL-модуль и его функция симуляции имеют то же имя. См. Bind Test Bench Function Calls With matlabtb.

Для получения дополнительной информации о руководствах по названию функций MATLAB, смотрите «Советы программирования MATLAB» о файлах и именах файлов в документации MATLAB.

Задайте режимы направления портов в HDL-модуле для использования с испытательным стендом

В операторе модуля необходимо задать каждый порт с режимом направления (вход, вывод или двунаправленный). Следующая таблица определяет эти три режима.

Укажите типы данных портов в модулях HDL для использования с испытательным стендом

В этом разделе описывается, как задать типы данных, совместимые с MATLAB для портов в модулях HDL. Дополнительные сведения о том, как интерфейс HDL Verifier преобразует типы данных для окружения MATLAB, см. в разделе Поддерживаемые типы данных.

Типы данных портов для сущностей VHDL.  В оператора сущности необходимо задать каждый порт, который планируется тестировать с MATLAB с типом данных VHDL, поддерживаемым программным обеспечением HDL Verifier. Интерфейс может преобразовывать скалярные и массивные данные следующих типов VHDL в сопоставимые типы MATLAB:

Интерфейс также поддерживает все подтипы и массивы предыдущих типов.

Типы данных портов для модулей Verilog.  В определении модуля необходимо определить каждый порт, который вы планируете тестировать с MATLAB с типом данных порта Verilog, который поддерживается программным обеспечением HDL Verifier. Интерфейс может преобразовывать данные следующих типов портов Verilog в сопоставимые типы MATLAB:

Компилируйте и разрабатывайте проект HDL для использования с испытательным стендом

После создания или редактирования исходных файлов HDL используйте компилятор Симулятора HDL для компиляции и отладки кода.

 Компиляция для ModelSim

ModelSim> vlib work
ModelSim> vmap work work
ModelSim> vcom modsimrand.vhd

ModelSim> vlib work
ModelSim> vmap work work
ModelSim> vlog test.v

 Компиляция для Incisive

sh> ncvlog -64bit test.v

sh> ncverilog -64bit +gui +access+rwc +linedebug test.v 

sh> ncvlog -64bit -linedebug test.v
sh> ncelab -64bit -access +rwc test
sh> ncsim test

Дополнительные примеры см. в руководствах HDL Verifier и демонстрациях. Для получения дополнительной информации об использовании HDL-компилятора смотрите документацию симулятора.

Выборка определения сущности VHDL

Эта выборка фрагмента кода VHDL задаёт сущность decoder. По умолчанию сущность связана с функцией испытательного стенда MATLAB decoder.

Ключевое слово PORT помечает начало предложения порта сущности, которое задает два IN порты - isum и qsum- и три OUT порты - adj, dvalid, и odata. Порты выхода управляют сигналами к входным портам функции MATLAB для обработки. Порты входа получают сигналы от портов выхода функции MATLAB.

Оба входных порта заданы как векторы, состоящие из пяти стандартных логических значений. Порт выхода adj также определяется как стандартный логический вектор, но состоит только из двух значений. Порты выхода dvalid и odata заданы как скалярные стандартные логические порты. Для получения информации о том, как интерфейс HDL Verifier преобразует данные стандартных логических скаляров и типов массивов для использования в среде MATLAB, смотрите Поддерживаемые типы данных.

ENTITY decoder IS
PORT (
  isum   : IN std_logic_vector(4 DOWNTO 0);
  qsum   : IN std_logic_vector(4 DOWNTO 0);
  adj    : OUT std_logic_vector(1 DOWNTO 0);
  dvalid : OUT std_logic;
  odata  : OUT std_logic);
END decoder ;

Функции косимуляции MATLAB кодирования

Кодирование функции MATLAB для проверки HDL-модуля или компонента требует, чтобы вы следовали определенным соглашениям о кодировании. Вы также должны понять происходящие преобразования типов данных и программные преобразования типов данных для работы с данными и возврата данных в Симулятор HDL.

Чтобы кодировать функцию MATLAB для проверки HDL-модуля или компонента, выполните следующие шаги:

Для получения дополнительной информации смотрите Испытательный Стенд и Component Function Writing.

Синтаксис функции испытательного стенда

Синтаксис функции испытательного стенда MATLAB:

function [iport, tnext] = MyFunctionName(oport, tnow, portinfo)

Для получения объяснений по каждому из аргументов функции см. Функцию MATLAB Определений синтаксиса функции и аргумента функции.

Пример функции Испытательного стенда MATLAB

В этом разделе используется пример функции MATLAB, чтобы идентифицировать разделы функции испытательного стенда MATLAB, требуемой программным обеспечением HDL Verifier. Полный текст кода, используемого в этой выборке, можно увидеть в разделе MATLAB Builder EX Function Example: manchester_decoder.m.

matlabroot\toolbox\edalink\extensions\modelsim\modelsimdemos\vhdl\manchester\decoder.vhd

matlabroot\toolbox\edalink\extensions\modelsim\modelsimdemos\manchester_decoder.m

Как первый шаг к кодированию функции EX испытательного стенда MATLAB Builder, вы должны понять, как данные, смоделированные в сущности VHDL, сопоставляются с данными в окружение EX MATLAB Builder. Сущность VHDL- decoder определяется следующим образом:

ENTITY decoder IS
PORT (
  isum   : IN std_logic_vector(4 DOWNTO 0);
  qsum   : IN std_logic_vector(4 DOWNTO 0); 
  adj    : OUT std_logic_vector(1 DOWNTO 0);
  dvalid : OUT std_logic;
  odata  : OUT std_logic
  );
END decoder ;

В следующем обсуждении освещаются ключевые строки кода в определении manchester_decoder Функция MATLAB Builder EX:

Пример функции EX MATLAB Builder: manchester_decoder.m

function [iport,tnext] = manchester_decoder(oport,tnow,portinfo)
% MANCHESTER_DECODER  Test bench for VHDL 'decoder'
%  [IPORT,TNEXT]=MANCHESTER_DECODER(OPORT,TNOW,PORTINFO) -
%    Implements a test of the VHDL decoder entity which is part
%    of the Manchester receiver demo.  This test bench plots
%    the IQ mapping produced by the decoder.
%
%      iport              oport
%            +-----------+
% isum -(5)->|           |-(2)-> adj
% qsum -(5)->| decoder   |-(1)-> dvalid
%            |           |-(1)-> odata
%            +-----------+
%
%   isum - Inphase Convolution value
%   qsum - Quadrature Convolution value
%   adj  - Clock adjustment ('01','00','10')
%   dvalid - Data validity ('1' = data is valid)
%   odata - Recovered data stream
%
% Adjust = 0 (00b), generate full 16 cycle waveform

%   Copyright 2003-2009 The MathWorks, Inc.

persistent isum;
persistent qsum;
%persistent ga;
persistent x;
persistent y;
persistent adj;
persistent data;
global testisdone;
% This useful feature allows you to manually
% reset the plot by simply typing: >manchester_decoder
tnext = [];
iport = struct();

if nargin == 0,
    isum = [];
    return;
end

if exist('portinfo') == 1
    isum = [];
end

tnext = tnow+1e-9;
if isempty(isum),  %% First call
    scale = 9;
    isum = 0;
    qsum = 0;
    for k=1:2,
        ga(k) = subplot(2,1,k);
        axis([-1 17 -1 17]);
        ylabel('Quadrature');
        line([0 16],[8 8],'Color','r','LineStyle',':','LineWidth',1)
        line([8 8],[0 16],'Color','r','LineStyle',':','LineWidth',1)
    end
    xlabel('Inphase');
    subplot(2,1,1);
    title('Clock Adjustment (adj)');
    subplot(2,1,2);
    title('Data with Validity');
    iport.isum = '00000';
    iport.qsum = '00000';
    return;
end

% compute one row, then plot
isum = isum + 1;
adj(isum) = bin2dec(oport.adj');
data(isum) = bin2dec([oport.dvalid oport.odata]);

if isum == 17,
    subplot(2,1,1);
    for k=0:16,
        if adj(k+1) == 0,  % Bang on!
            line(k,qsum,'color','k','Marker','o');
        elseif adj(k+1) == 1,  %
            line(k,qsum,'color','r','Marker','<');
        else
            line(k,qsum,'color','b','Marker','>');
        end
    end
    subplot(2,1,2);
    for k=0:16,
        if data(k+1) < 2,  % Invalid
            line(k,qsum,'color','r','Marker','X');
        else
            if data(k+1) == 2,  %Valid and 0!
                line(k,qsum,'color','g','Marker','o');
            else
                line(k,qsum,'color','k','Marker','.');
            end
        end
    end

    isum = 0;
    qsum = qsum + 1;
    if qsum == 17,
        qsum = 0;
        disp('done');
        tnext = [];  % suspend callbacks
        testisdone = 1;
        return;
    end
    iport.isum = dec2bin(isum,5);
    iport.qsum = dec2bin(qsum,5);
else
    iport.isum = dec2bin(isum,5);
end