Преобразуйте поток выборки из FPGA-в цикле в данные на основе фрейма
Беспроводные интерфейсы HDL Toolbox/I/O
Блок FIL Samples To Frame выполняет то же преобразование выборки в кадр, что и блок Samples To Frame. Он принимает входные данные как векторы всей системы координат выборок. Блок ожидает входные векторы управляющего сигнала той же ширины, что выборочные данные. Эта оптимизация ускоряет ссылку связи между платой FPGA и вашим Simulink® симуляция при использовании цикл. Чтобы запустить FPGA-в - цикле, вы должны иметь лицензию HDL- Verifier™.
Когда вы генерируете файл программирования для цели FIL в Simulink, инструмент создает модель, чтобы сравнить симуляцию FIL с вашими проектами Simulink. Для проектов Toolbox™ Wireless HDL, блок FIL в этой модели наследует потоковый интерфейс для сэмплирования, чтобы послать одну выборку за раз в FPGA. Можно изменить автогенерированную модель, чтобы использовать блоки FIL Frame To Samples и FIL Samples To Frame для улучшения полосы пропускания связи с платой FPGA путем отправки по одной системе координат за раз. Для того, как изменить автогенерированную модель, смотрите цикл.