Декодируйте код LDPC с помощью многоуровневого распространения убеждений с помощью min-sum или нормализованного алгоритма min-sum приближения
Беспроводной HDL Toolbox/Обнаружение и коррекция ошибок
Блок NR LPDC Decoder реализует декодер с низкой плотностью проверки четности (LDPC) с аппаратными сигналами управления. Блок принимает проколотые значения логарифмического отношения логарифмической правдоподобности (LLR), поток управляющих сигналов, базовое число графика и размеры подъёма. Блок выводит декодированные биты, поток управляющих сигналов, размеры подъема и сигнал, который указывает, когда блок готов принять новые входы.
Этот блок предоставляет возможность реализации многоуровневого распространения убеждений с помощью нормализованного алгоритма min-sum приближения или алгоритма min-sum приближения. Эта реализация совпадает с реализацией функции nrLDPCDecode (5G Toolbox). Можно использовать этот блок для кодирования канала нисходящих и восходящих общих каналов и пейджингового канала 5G соответствии со стандартом TS 38.212 [1] нового радио (NR).
Блок NR LDPC Decoder поддерживает скалярные и 64-элементные векторы-столбцы входов. Блок поддерживает функцию раннего завершения, чтобы помочь улучшить эффективность декодирования и более высокие скорости сходимости при условиях высокого отношения шума сигнала (ОСШ). Блок позволяет декодировать многочисленные скорости кода, чтобы помочь достичь высокой эффективности с высокой степенью гибкости скорости кода. Блок обеспечивает архитектуру, подходящую для генерации HDL-кода и аппаратного развертывания. Для получения дополнительной информации см. «Алгоритмы».
Коды NR LDPC могут поддерживать гибкие скорости кода на основе расширения матрицы проверки четности (PCM) для достижения высокой пропускной способности и достижения низких требований к задержкам. Блок поддерживает несколько скоростей кода, варьируя количество строк матрицы проверки четности.
Для кодов LDPC базовая матрица проверки четности (H b) является произведением количества строк (m b) и количества столбцов (n b) матрицы. Выход (K) блока вычисляется как k b x Z, где Z является коэффициентом расширения или размером подъема, который может находиться в области значений от 2 до 384, и kb равно 22 для bgn значения 0 и 10 для bgn значения 1 как определено в стандарте [1].
Вход (N) вычисляется как, n b x Z, где n b равно m b + k b.
Этот рисунок показывает матрицу проверки четности, отмеченную заданным количеством строк и столбцов, которую можно использовать, чтобы вычислить скорости кода блока. R скорости кода вычисляется как, k b/( k b - 2 + m b) для заданного значения bgn . На этом рисунке значения n b1, n b2 и n b3 указывают количество столбцов для заданного значения bgn а значения m b1, m b2 и m b3 указывают количество строк для заданного значения bgn.
Этот рисунок показывает архитектуре блок-схему блока NR LDPC Decoder. Блок Controller управляет слоем и количеством итераций процесса декодирования. Блок RAM переменного узла хранит сообщения узла переменной (VN), и блок RAM узла проверки сохраняет сообщения узла проверки (CN). Блок Functional Unit вычисляет сообщения переменного узла (VN) и сообщения контрольного узла (CN) на основе многоуровневого распространения убеждений и либо нормализованного алгоритма минимального приближения, либо алгоритма минимального приближения. Блок Статус проверки завершения/четности вычисляет проверки четности и обеспечивает статус проверки четности после каждой итерации. Для получения дополнительной информации о алгоритмах декодирования смотрите Алгоритм (5G Toolbox).
Реализация блока соответствует эффективности функции nrLDPCDecode (5G Toolbox).
Этот график показывает эффективность блока для 4-битного входа LLR, когда вы устанавливаете параметр Algorithm равным Min-sum.
Этот график показывает эффективность блока для 4-битного входа LLR, когда вы устанавливаете параметр Algorithm равным Normalized min-sum .
Этот график показывает среднее количество проделанных итераций для декодирования данных на EbNo для 4-битного входа LLR, когда вы устанавливаете параметр Algorithm равным Min-sum и параметр Decoding termination criteria для Early.
Задержка блока изменяется на основе значений bgn, liftingSize и numRows входных портов и количества итераций. Поскольку задержка изменяется, используйте выходной порт nextFrame сигнала управления, чтобы определить, когда блок готов к новому входному кадру.
Задержка блока равна r x (t + (m x 8) x ceil(liftingSize/64) + t + m x (7 - ceil(liftingSize/64))) + (n x liftingSize) + 18. В этом вычислении r количество итераций, n количество столбцов в матрице проверки четности, t в два раза больше общего количества элементов, отличных от -1 в матрице проверки четности, m количество строк в матрице проверки четности и d задержки конвейера. Когда вы выбираете параметр Enable multiple code rates, d равно 26. В противном случае d равно 18.
Этот рисунок показывает пример выхода блока NR LDPC Decoder с задержкой. В этом случае значения bgn и liftingSize входных портов устанавливаются равными 0 и 128, соответственно, и параметру Number of iterations задано значение 8. Задержка блока составляет 31 362 такта.
Для векторных входов задержка блока равна r x (t + (m x 9)) + n x (ceil(liftingSize/64)) + d. В этом вычислении r количество итераций, n количество столбцов в матрице проверки четности, t в два раза больше общего количества элементов, отличных от -1 в матрице проверки четности, m количество строк в матрице проверки четности и d задержки конвейера. Когда вы выбираете параметр Enable multiple code rates, d равно 26. В противном случае d равно 18.
Этот рисунок показывает пример выхода блока NR LDPC Decoder с задержкой. В этом случае значения bgn и liftingSize входных портов устанавливаются равными 0 и 384, соответственно, и параметру Number of iterations задано значение 8. Задержка блока составляет 8 782 тактовых импульса.
Этот рисунок показывает пример выхода блока NR LDPC Decoder с задержкой. В этом случае значения bgn, liftingSize и numRows входных портов устанавливаются равными 0, 384, и 4, соответственно, и параметру Number of iterations задано значение 8. Задержка блока составляет 1674 такта.
Пропускная способность блока вычисляется как (cwLen/ latency) x f max. В этом расчете:
cwLen - длина кодового слова, которая равна k b x Z, где k b 22 для значения bgn 0 и 10 для значения bgn 1.
latency - задержка блока для заданного строения
fmax - максимальная рабочая частота
Для получения дополнительной информации о вычислении задержки см. Раздел «Задержка». Дополнительные сведения о максимальной рабочей частоте см. в разделе Эффективности.
Этот график показывает пропускную способность в зависимости от количества строк, заданных на входе блока, когда вы устанавливаете параметр Algorithm равным Min-sum, параметр Number of iterations для 8и bgn входного порта для 0.
[1] 3GPP TS 38.212. "NR; Мультиплексирование и канальное кодирование ". 3-ья Генерация проект Партнерства; Группа технических спецификаций Радиосеть доступ.
[2] Gallager, R. «Коды проверки четности с низкой плотностью». Транзакции IEEE по теории информации 8, № 1 (январь 1962): 21-28. www.doi.org/10.1109/TIT.1962.1057683.
