Exponenta Banner

Системная интеграция ядра IP процессора глубокого обучения

Сгенерируйте ядро процессора IP глубокого обучения (DL) при помощи HDL Coder™ и Deep Learning HDL Toolbox™. Интегрируйте сгенерированное ядро процессора IP глубокого обучения (DL) в свою разработку системы вручную или при помощи HDL Coder и рабочего процесса генерации ядра IP

Можно интегрировать ядро процессора IP глубокого обучения в систему:

  • Генерация и интеграция Ядра IP Процессора DL — Генерируют типовое ядро процессора IP глубокого обучения при помощи Deep Learning HDL Toolbox. Сгенерированное ядро процессора IP глубокого обучения является типовым ядром IP HDL Coder со стандартными интерфейсами AXI4. Можно интегрировать сгенерированное типовое ядро IP DL в вас Vivado® или Куарт® проект.

    Ускорьте интегрирование сгенерированного ядра IP процессора DL в вашу разработку системы:

    • Чтение AXI4 указывает карты в сгенерированном отчете ядра IP. Регистры AXI4 позволяют MATLAB® или другие Ведущие устройства AXI4, чтобы управлять и программировать ядро IP процессора DL.

    • Используя компилятор сгенерировал распределение буферов внешней памяти.

    • Форматирование данных о внешней памяти ввода и вывода.

    Manually integrate generic DL processor IP core

  • Исходный проект базирующееся интегрирование ядра IP Процессора DL — Генерирует типовое ядро процессора IP глубокого обучения при помощи Deep Learning HDL Toolbox. Интегрируйте сгенерированное ядро процессора IP глубокого обучения в свой пользовательский исходный проект при помощи HDL Coder. Смотрите Пользовательский Исходный проект (HDL Coder). Можно спроектировать предварительную обработку и сообщение, обрабатывающее логику DUT в Simulink® или MATLAB и использование рабочий процесс генерации ядра IP HDL Coder, чтобы интегрировать логику предварительной обработки и последующей обработки с процессором глубокого обучения.

    Reference design based deep learning processor IP core integration

    Используйте MATLAB, чтобы запуститься, ваша пользовательская нейронная сеть для глубокого обучения на ядре процессора IP глубокого обучения и получать предсказание нейронной сети для глубокого обучения следует из вас проект интегрированной системы.

Функции

развернуть все

dlhdl.WorkflowСконфигурируйте рабочий процесс развертывания для глубокой нейронной сети
compile Скомпилируйте объект рабочего процесса
deploy Разверните заданную нейронную сеть в целевую плату FPGA
predictЗапустите вывод в развернутой сети и профилируйте скорость нейронной сети, развернутой на заданном целевом устройстве
hdlcoder.ReferenceDesignРегистрационный объект исходного проекта, который описывает исходный проект SoC
registerDeepLearningMemoryAddressSpace Адресное пространство дополнительной памяти к исходному проекту
registerDeepLearningTargetInterfaceДобавьте и укажите целевой интерфейс
validateReferenceDesignForDeepLearningЗначения свойств проверок в объекте исходного проекта

Темы

Сгенерируйте и интегрируйте ядро IP процессора DL

Ядро IP процессора глубокого обучения

Узнайте о сгенерированном ядре процессора IP глубокого обучения.

Используйте выход компилятора для системной интеграции

Используйте выходы компилятора, чтобы интегрировать сгенерированное ядро процессора IP глубокого обучения в вас проект.

Формат данных внешней памяти

Задайте формат данных внешней памяти ввода и вывода.

Карта регистра процессора глубокого обучения

Используйте MATLAB или другие ведущие устройства AXI4, чтобы управлять и программировать ядро процессора IP глубокого обучения.

Интерфейс с ядром IP процессора глубокого обучения

Примите решение между режимом пакетной обработки данных и потоковым режимом обработать несколько кадров данных.

Исходный проект основанное интегрирование ядра IP процессора DL

Задайте пользовательский Совет и исходный проект для рабочего процесса ядра IP процессора глубокого обучения

В этом примере показано, как задать и указать пользовательскую плату и исходный проект для рабочего процесса ядра процессора IP глубокого обучения.

Рекомендуемые примеры

Authoring a Reference Design for Live Camera Integration with Deep Learning Processor IP Core

Авторская разработка исходного проекта для живой интеграции камеры с ядром IP процессора глубокого обучения

Создайте исходный проект HDL Coder™, который содержит сгенерированное ядро процессора IP глубокого обучения. Исходный проект получает живой вход камеры и использует развернутую серийную сеть, чтобы классифицировать объекты на вход камеры. Этот рисунок является высокоуровневой архитектурной схемой, которая показывает исходный проект, который будет реализован по Ультрашкале Xilinx™ Zynq™ + (TM) Оценочный комплект MPsoC ZCU102.

Открыть скрипт
Run a Deep Learning Network on FPGA with Live Camera Input

Запустите нейронную сеть для глубокого обучения на FPGA с живым входом камеры

Модель, предварительно обрабатывающая логику, которая получает живой вход камеры. Вы реализуете его на Zynq® Ultrascale +™ плата MPSoC ZCU102 при помощи пользовательского проекта ссылки на видеоролик, который имеет интегрированное ядро процессора IP глубокого обучения для предметной классификации. Этот пример использует рабочий процесс элемента кода HW/SW HDL Coder™. В данном примере вам нужно: Deep Learning HDL Toolbox™

Открыть скрипт

Документация Deep Learning HDL Toolbox

Поддержка