Exponenta Banner

hdlcoder. Класс WorkflowConfig

Пакет: hdlcoder

Сконфигурируйте рабочие процессы развертывания и генерация HDL-кода

расширьте все на странице

Описание

Используйте объект hdlcoder.WorkflowConfig установить опции рабочего процесса HDL для функции hdlcoder.runWorkflow. Можно настроить объект hdlcoder.WorkflowConfig для этих рабочих процессов:

  • Типичный ASIC/FPGA

  • FPGA в цикле (требует HDL Verifier™),

  • Тюремщик FPGA

  • Генерация ядра IP

  • Ввод-вывод FPGA Simulink Real-Time (требует Simulink® Real-Time™),

Лучшая практика состоит в том, чтобы использовать HDL Workflow Advisor, чтобы сконфигурировать рабочий процесс, и затем экспортировать скрипт рабочего процесса. Команды в скрипте рабочего процесса создают и конфигурируют объект hdlcoder.WorkflowConfig. Смотрите Рабочий процесс HDL Выполнения со Скриптом.

Конструкция

hdlcoder.WorkflowConfig(Name,Value) создает объект настройки рабочего процесса для вас задать вашу генерацию HDL-кода и рабочие процессы развертывания, с дополнительными опциями, заданными одним или несколькими аргументами пары Name,Value.

Аргументы в виде пар имя-значение

Укажите необязательные аргументы в виде пар ""имя, значение"", разделенных запятыми. Имя (Name) — это имя аргумента, а значение (Value) — соответствующее значение. Name должен появиться в кавычках. Вы можете задать несколько аргументов в виде пар имен и значений в любом порядке, например: Name1, Value1, ..., NameN, ValueN.

Имя инструмента синтеза, заданного как вектор символов.

Пример: 'SynthesisTool','Altera QUARTUS II' создает объект настройки рабочего процесса с 'Altera QUARTUS II' как инструмент синтеза и 'Generic ASIC/FPGA' как целевой рабочий процесс.

Целевой рабочий процесс для генерации HDL-кода, заданной как character vector.

Пример: 'TargetWorkflow','IP Core Generation' создает объект настройки рабочего процесса с 'Xilinx Vivado' как инструмент синтеза и 'IP Core Generation' как целевой рабочий процесс.

Свойства

развернуть все

Типичный Рабочий процесс ASIC/FPGA

Путь к папке, где ваши сгенерированные файлы проекта сохранены, заданы как вектор символов.

Пример: 'project_file_folder'

Высокоуровневая цель инструмента синтеза, заданная как одно из этих значений.

hdlcoder.Objective.None (значение по умолчанию)Не генерируйте дополнительные команды Tcl.
hdlcoder.Objective.SpeedOptimizedСгенерируйте команды инструмента Tcl синтеза, чтобы оптимизировать для скорости.
hdlcoder.Objective.AreaOptimizedСгенерируйте команды инструмента Tcl синтеза, чтобы оптимизировать для области.
hdlcoder.Objective.CompileOptimizedСгенерируйте команды инструмента Tcl синтеза, чтобы оптимизировать в течение времени компиляции.

Если вашим инструментом синтеза является Xilinx® ISE, и вашим целевым рабочим процессом является Типичный ASIC/FPGA или Тюремщик FPGA, установите Objective на hdlcoder.Objective.None.

Для специфичных для инструмента команд Tcl, которые добавляются к созданию проекта синтеза скрипт Tcl, смотрите Цель Синтеза к Отображению Команды Tcl.

Включите или отключите задачу рабочего процесса сгенерировать код и испытательный стенд, заданный как logical.

В HDL Workflow Advisor этой задачей является HDL Workflow Advisor> HDL Code Generation> задача Generate RTL Code and Testbench.

Включите или отключите задачу проверить сгенерированный код с HDL cosimulation, заданный как logical. Эта опция вступает в силу только, когда GenerateCosimulationModel является true.

В HDL Workflow Advisor этой задачей является HDL Workflow Advisor> HDL Code Generation> задача Verify with HDL Cosimulation.

Включите или отключите задачу создать проект инструмента синтеза, заданный как logical.

В HDL Workflow Advisor этой задачей является HDL Workflow Advisor> FPGA Synthesis and Analysis> задача Create Project.

Включите или отключите задачу запустить инструмент синтеза и запустить логический синтез, заданный как logical. Эта задача доступна только, когда вашим инструментом синтеза является Xilinx ISE или Altera® Quartus II.

В HDL Workflow Advisor этой задачей является HDL Workflow Advisor> FPGA Synthesis and Analysis> Perform Synthesis and P/R> задача Perform Logic Synthesis.

Включите или отключите задачу сопоставить синтезируемую логику с целевым устройством, заданным как logical. Эта задача доступна только, когда вашим инструментом синтеза является Xilinx ISE или Altera Куарт II.

В HDL Workflow Advisor этой задачей является HDL Workflow Advisor> FPGA Synthesis and Analysis> Perform Synthesis and P/R> задача Perform Mapping.

Включите или отключите задачу запустить место и процесс маршрута, заданный как logical. Эта задача доступна только, когда вашим инструментом синтеза является Xilinx ISE или Altera Куарт II.

В HDL Workflow Advisor этой задачей является HDL Workflow Advisor> FPGA Synthesis and Analysis> Perform Synthesis and P/R> задача Perform Place and Route.

Включите или отключите задачу запустить Xilinx Vivado и синтез выполнения, заданный как logical. Эта задача доступна только, когда вашим инструментом синтеза является Xilinx Vivado.

В HDL Workflow Advisor этой задачей является HDL Workflow Advisor> FPGA Synthesis and Analysis> Perform Synthesis and P/R> задача Run Synthesis.

Включите или отключите задачу запустить Xilinx Vivado и запустить шаг реализации, заданный как logical. Эта задача доступна только, когда вашим инструментом синтеза является Xilinx Vivado.

В HDL Workflow Advisor этой задачей является HDL Workflow Advisor> FPGA Synthesis and Analysis> Perform Synthesis and P/R> задача Run Implementation.

Включите или отключите задачу анализировать пред - или постнаправляющий синхронизацию информации и подсветить критические пути в вашей модели, заданной как logical. Эта задача доступна только, когда целевым рабочим процессом является Generic ASIC/FPGA.

В HDL Workflow Advisor этой задачей является HDL Workflow Advisor> FPGA Synthesis and Analysis> задача Annotate Model with Synthesis Result.

Опция, чтобы сгенерировать HDL-код на выходном языке, заданном как logical.

В HDL Workflow Advisor эта опция является частью HDL Workflow Advisor> HDL Code Generation> задача Generate RTL Code and Testbench.

Опция, чтобы сгенерировать испытательный стенд HDL на выходном языке, заданном как logical.

В HDL Workflow Advisor эта опция является частью HDL Workflow Advisor> HDL Code Generation> задача Generate RTL Code and Testbench.

Сгенерируйте модель валидации, заданную как logical.

В HDL Workflow Advisor эта опция является частью HDL Workflow Advisor> HDL Code Generation> задача Generate RTL Code and Testbench.

Дополнительные файлы Tcl создания проекта, которые вы хотите включать в свой проект синтеза, заданный как вектор символов.

В HDL Workflow Advisor эта опция является частью HDL Workflow Advisor> FPGA Synthesis and Analysis> задача Create Project.

Пример: 'L:\file1.tcl;L:\file2.tcl;'

Пропустите анализ синхронизации перед маршрутом, заданный как logical. Если ваш инструмент не поддерживает рано синхронизирующую оценку, установите на true.

Когда вы включаете эту опцию, CriticalPathSource установлен в 'post-route'

В HDL Workflow Advisor эта опция является частью HDL Workflow Advisor> FPGA Synthesis and Analysis> Perform Synthesis and P/R> задача Perform Mapping.

Проигнорируйте место и направьте ошибки, заданные как logical.

В HDL Workflow Advisor эта опция является частью HDL Workflow Advisor> FPGA Synthesis and Analysis> Perform Synthesis and P/R> задача Perform Place and route.

Источник критического пути, заданный как вектор символов.

В HDL Workflow Advisor эта опция является частью HDL Workflow Advisor> FPGA Synthesis and Analysis> Perform Synthesis and P/R> задача Perform Mapping.

Количество критических путей, чтобы аннотировать, заданный как положительное целое число от 1 до 3.

В HDL Workflow Advisor эта опция является частью HDL Workflow Advisor> FPGA Synthesis and Analysis> задача Annotate Model with Synthesis Result.

Покажите все критические пути, включая дублирующиеся пути, заданные как logical.

В HDL Workflow Advisor эта опция является частью HDL Workflow Advisor> FPGA Synthesis and Analysis> задача Annotate Model with Synthesis Result.

Аннотируйте совокупную задержку синхронизации на каждом критическом пути, заданном как logical.

В HDL Workflow Advisor эта опция является частью HDL Workflow Advisor> FPGA Synthesis and Analysis> задача Annotate Model with Synthesis Result.

Покажите только первую инстанцию критического пути, который дублирован, задан как logical.

В HDL Workflow Advisor эта опция является частью HDL Workflow Advisor> FPGA Synthesis and Analysis> задача Annotate Model with Synthesis Result.

Покажите конечные точки каждого критического пути, не использовав соединяющий сигнальные линии, заданные как logical.

В HDL Workflow Advisor эта опция является частью HDL Workflow Advisor> FPGA Synthesis and Analysis> задача Annotate Model with Synthesis Result.

FPGA в цикле

Путь к папке, где ваши сгенерированные файлы проекта сохранены, заданы как вектор символов.

Пример: 'project_file_folder'

Включите или отключите задачу рабочего процесса сгенерировать код и испытательный стенд, заданный как logical.

В HDL Workflow Advisor этой задачей является HDL Workflow Advisor> HDL Code Generation> задача Generate RTL Code and Testbench.

Включите или отключите задачу проверить сгенерированный код с HDL cosimulation, заданный как logical. Эта опция вступает в силу только, когда GenerateCosimulationModel является true.

В HDL Workflow Advisor этой задачей является HDL Workflow Advisor> HDL Code Generation> задача Verify with HDL Cosimulation.

Включите или отключите задачу сгенерировать модель, которая содержит блок FIL и испытательный стенд вокруг блока FIL, заданного как logical.

В HDL Workflow Advisor этой задачей является HDL Workflow Advisor> FPGA-in-the-Loop Implementation> задача Build FPGA-in-the-Loop.

Опция, чтобы сгенерировать HDL-код на выходном языке, заданном как logical.

В HDL Workflow Advisor эта опция является частью HDL Workflow Advisor> HDL Code Generation> задача Generate RTL Code and Testbench.

Опция, чтобы сгенерировать испытательный стенд HDL на выходном языке, заданном как logical.

В HDL Workflow Advisor эта опция является частью HDL Workflow Advisor> HDL Code Generation> задача Generate RTL Code and Testbench.

Сгенерируйте модель валидации, заданную как logical.

В HDL Workflow Advisor эта опция является частью HDL Workflow Advisor> HDL Code Generation> задача Generate RTL Code and Testbench.

IP-адрес платы FPGA, заданной как вектор символов. Адресом по умолчанию является '192.168.0.2'.

В HDL Workflow Advisor эта опция является частью HDL Workflow Advisor> FPGA-in-the-Loop Implementation> задача Set FPGA-in-the-Loop Options.

Мак адрес платы FPGA, заданной как вектор символов, например, '00-0A-35-02-21-8A'. В большинстве случаев вы не должны изменять Мак адрес Совета. Если вы хотите соединить больше чем одну плату FPGA с одиночным компьютером, задайте уникальный Мак адрес для каждой дополнительной платы.

В HDL Workflow Advisor эта опция является частью HDL Workflow Advisor> FPGA-in-the-Loop Implementation> задача Set FPGA-in-the-Loop Options.

Дополнительные исходные файлы для проекта HDL, который вы хотите проверить на плате FPGA, заданной как вектор символов.

В HDL Workflow Advisor эта опция является частью HDL Workflow Advisor> FPGA-in-the-Loop Implementation> задача Set FPGA-in-the-Loop Options.

Ethernet или тип подключения JTAG на макетную плату FPGA, заданную как вектор символов.

В HDL Workflow Advisor эта опция является частью HDL Workflow Advisor> FPGA-in-the-Loop Implementation> задача Set FPGA-in-the-Loop Options.

Опция, чтобы запустить процесс сборки параллельно с MATLAB®, заданным как logical. Если эта опция отключена, вы не можете использовать MATLAB, пока сборка не закончена.

Рабочий процесс тюремщика FPGA

Путь к папке, где ваши сгенерированные файлы проекта сохранены, заданы как вектор символов.

Пример: 'project_file_folder'

Высокоуровневая цель инструмента синтеза, заданная как одно из этих значений.

hdlcoder.Objective.None (значение по умолчанию)Не генерируйте дополнительные команды Tcl.
hdlcoder.Objective.SpeedOptimizedСгенерируйте команды инструмента Tcl синтеза, чтобы оптимизировать для скорости.
hdlcoder.Objective.AreaOptimizedСгенерируйте команды инструмента Tcl синтеза, чтобы оптимизировать для области.
hdlcoder.Objective.CompileOptimizedСгенерируйте команды инструмента Tcl синтеза, чтобы оптимизировать в течение времени компиляции.

Если вашим инструментом синтеза является Xilinx, ISE и вашим целевым рабочим процессом является Типичный ASIC/FPGA или Тюремщик FPGA, установите Objective на hdlcoder.Objective.None.

Для специфичных для инструмента команд Tcl, которые добавляются к созданию проекта синтеза скрипт Tcl, смотрите Цель Синтеза к Отображению Команды Tcl.

Включите или отключите задачу рабочего процесса сгенерировать код RTL и высокоуровневую обертку HDL, заданную как logical. Когда включено, эта задача также генерирует ограничительный файл, который содержит информацию об отображении контакта и ограничения часов.

В HDL Workflow Advisor этой задачей является HDL Workflow Advisor> HDL Code Generation> задача Generate RTL Code.

Включите или отключите задачу создать проект инструмента синтеза, заданный как logical.

В HDL Workflow Advisor этой задачей является HDL Workflow Advisor> FPGA Synthesis and Analysis> задача Create Project.

Включите или отключите задачу запустить инструмент синтеза и запустить логический синтез, заданный как logical. Эта задача доступна только, когда вашим инструментом синтеза является Xilinx ISE или Altera Куарт II.

В HDL Workflow Advisor этой задачей является HDL Workflow Advisor> FPGA Synthesis and Analysis> Perform Synthesis and P/R> задача Perform Logic Synthesis.

Включите или отключите задачу сопоставить синтезируемую логику с целевым устройством, заданным как logical. Эта задача доступна только, когда вашим инструментом синтеза является Xilinx ISE или Altera Куарт II.

В HDL Workflow Advisor этой задачей является HDL Workflow Advisor> FPGA Synthesis and Analysis> Perform Synthesis and P/R> задача Perform Mapping.

Включите или отключите задачу запустить место и процесс маршрута, заданный как logical. Эта задача доступна только, когда вашим инструментом синтеза является Xilinx ISE или Altera Куарт II.

В HDL Workflow Advisor этой задачей является HDL Workflow Advisor> FPGA Synthesis and Analysis> Perform Synthesis and P/R> задача Perform Place and Route.

Включите или отключите задачу запустить Xilinx Vivado и синтез выполнения, заданный как logical. Эта задача доступна только, когда вашим инструментом синтеза является Xilinx Vivado.

В HDL Workflow Advisor этой задачей является HDL Workflow Advisor> FPGA Synthesis and Analysis> Perform Synthesis and P/R> задача Run Synthesis.

Включите или отключите задачу запустить Xilinx Vivado и запустить шаг реализации, заданный как logical. Эта задача доступна только, когда вашим инструментом синтеза является Xilinx Vivado.

В HDL Workflow Advisor этой задачей является HDL Workflow Advisor> FPGA Synthesis and Analysis> Perform Synthesis and P/R> задача Run Implementation.

Включите или отключите задачу сгенерировать файл программирования FPGA, заданный как logical.

В HDL Workflow Advisor этой задачей является HDL Workflow Advisor> Download to Target> задача Generate Programming File.

Включите или отключите задачу загрузить файл программирования FPGA на целевое устройство, заданное как logical. Эта задача доступна только, когда целевым рабочим процессом является FPGA Turnkey.

В HDL Workflow Advisor этой задачей является HDL Workflow Advisor> Download to Target> задача Program Target Device.

Дополнительные файлы Tcl создания проекта, которые вы хотите включать в свой проект синтеза, заданный как вектор символов.

В HDL Workflow Advisor эта опция является частью HDL Workflow Advisor> FPGA Synthesis and Analysis> задача Create Project.

Пример: 'L:\file1.tcl;L:\file2.tcl;'

Пропустите анализ синхронизации перед маршрутом, заданный как logical. Если ваш инструмент не поддерживает рано синхронизирующую оценку, установите на true.

Когда эта опция включена, CriticalPathSource установлен в 'post-route'

В HDL Workflow Advisor эта опция является частью HDL Workflow Advisor> FPGA Synthesis and Analysis> Perform Synthesis and P/R> задача Perform Mapping.

Проигнорируйте место и направьте ошибки, заданные как logical.

В HDL Workflow Advisor эта опция является частью HDL Workflow Advisor> FPGA Synthesis and Analysis> Perform Synthesis and P/R> задача Perform Place and route.

Рабочий процесс генерации ядра IP

Путь к папке, где ваши сгенерированные файлы проекта сохранены, заданы как вектор символов.

Пример: 'project_file_folder'

Текущая версия инструмента исходного проекта, заданная как вектор символов, например, '2017.4'. По умолчанию генератор кода выбирает версию инструмента исходного проекта, которая совместима с текущей поддерживаемой версией инструмента. Это - изменение эта версия инструмента исходного проекта по умолчанию, HDL Coder™ генерирует ошибку.

В HDL Workflow Advisor эта установка находится в HDL Workflow Advisor> Set Target> задача Set Target Reference Design.

Хотите ли вы, чтобы генератор кода проигнорировал несоответствие между версией инструмента исходного проекта и поддерживаемой версией инструмента, заданной как logical.By значение по умолчанию, если существует несоответствие версии инструмента, HDL Coder генерирует ошибку. Если вы устанавливаете эту опцию на true, HDL Coder генерирует предупреждение вместо этого.

В HDL Workflow Advisor эта установка находится в HDL Workflow Advisor> Set Target> задача Set Target Reference Design.

Включите или отключите задачу рабочего процесса сгенерировать код и ядро IP для встраиваемой системы, заданной как logical.

В HDL Workflow Advisor этой задачей является HDL Workflow Advisor> HDL Code Generation> задача Generate RTL Code and IP Core.

Включите или отключите задачу рабочего процесса создать проект инструмента встраиваемой системы, заданный как logical.

В HDL Workflow Advisor этой задачей является HDL Workflow Advisor> Embedded System Integration> задача Create Project.

Включите или отключите задачу рабочего процесса сгенерировать модель программного интерфейса с блоками драйверов ядра IP для встроенной генерации кода C, заданной как logical.

В HDL Workflow Advisor этой задачей является HDL Workflow Advisor> Embedded System Integration> задача Generate Software Interface Model.

Включите или отключите задачу рабочего процесса сгенерировать поток битов для встраиваемой системы, заданной как logical.

В HDL Workflow Advisor этой задачей является HDL Workflow Advisor> Embedded System Integration> задача Build FPGA Bitstream.

Включите или отключите задачу рабочего процесса программировать соединенное целевое устройство, заданное как logical.

В HDL Workflow Advisor этой задачей является HDL Workflow Advisor> Embedded System Integration> задача Program Target Device.

Полный путь к папке репозитория ядра IP, заданной как вектор символов. Кодер копирует сгенерированное ядро IP в папку репозитория IP.

Пример: 'L:\sandbox\work\IPfolder'

Опция, чтобы сгенерировать документацию HTML для ядра IP, заданного как logical. Для получения дополнительной информации см. Пользовательский Отчет Ядра IP.

Высокоуровневая цель инструмента синтеза, заданная как одно из этих значений.

hdlcoder.Objective.None (значение по умолчанию)Не генерируйте дополнительные команды Tcl.
hdlcoder.Objective.SpeedOptimizedСгенерируйте команды инструмента Tcl синтеза, чтобы оптимизировать для скорости.
hdlcoder.Objective.AreaOptimizedСгенерируйте команды инструмента Tcl синтеза, чтобы оптимизировать для области.
hdlcoder.Objective.CompileOptimizedСгенерируйте команды инструмента Tcl синтеза, чтобы оптимизировать в течение времени компиляции.

Если вашим инструментом синтеза является Xilinx, ISE и вашим целевым рабочим процессом является Типичный ASIC/FPGA или Тюремщик FPGA, установите Objective на hdlcoder.Objective.None.

Для специфичных для инструмента команд Tcl, которые добавляются к созданию проекта синтеза скрипт Tcl, смотрите Цель Синтеза к Отображению Команды Tcl.

Включите или отключите кэширование IP, заданное как logical. Когда вы включаете кэширование IP, генератор кода создает кэш IP. Можно снова использовать этот кэш в последующих выполнениях проекта, который уменьшает время синтеза исходного проекта.

В HDL Workflow Advisor можно задать эту установку в задаче Create Project.

Операционная система для встраиваемого процессора, заданного как вектор символов. Операционная система специфична для платы.

Опция, чтобы вставить узел ядра IP в дерево устройств операционной системы на SD-карте на вашей плате, заданной как logical. Эта опция также перезапускает операционную систему и добавляет драйвер ядра IP как загружаемый модуль ядра.

Чтобы использовать эту опцию, ваша плата должна быть соединена.

Опция, чтобы запустить процесс сборки параллельно с MATLAB, заданным как logical. Если эта опция отключена, вы не можете использовать MATLAB, пока сборка не закончена.

Выберите, сообщить ли об отказах синхронизации при генерации потока битов FPGA, заданного как одно из этих значений:

hdlcoder.ReportTimingFailure.Error (значение по умолчанию)Сообщите об отказах синхронизации как об ошибках по умолчанию.
hdlcoder.ReportTimingFailure.WarningСообщите об отказах синхронизации как об ошибках вместо предупреждений. Используйте эту опцию, если вы реализовали пользовательскую логику, чтобы разрешить нарушения синхронизации в вашем проекте.

Выберите, использовать ли пользовательский или скрипт сборки инструмента синтеза по умолчанию, заданный как одно из этих значений:

hdlcoder.BuildOption.Default (значение по умолчанию)Используйте скрипт сборки по умолчанию.
hdlcoder.BuildOption.CustomИспользуйте сделанный на заказ скрипт вместо скрипта сборки по умолчанию.

Полный путь к пользовательскому инструменту синтеза создает файл скрипта Tcl, заданный как вектор символов. Содержимое вашего пользовательского файла Tcl вставляется между командами Tcl, которые открывают и закрывают проект. Если TclFileForSynthesisBuild установлен в hdlcoder.BuildOption.Custom, необходимо задать файл.

Если вы хотите сгенерировать поток битов, генерация потока битов, команда Tcl должна относиться к главному названию и местоположению обертки файла или непосредственно или неявно. Например, эта команда Xilinx Vivado Tcl генерирует поток битов и неявно относится к главному имени файла и местоположению:

launch_runs impl_1 -to_step write_bitstream

Пример: 'C:\Temp\work\build.tcl'

Ввод-вывод FPGA Simulink Real-Time

Путь к папке, где ваши сгенерированные файлы проекта сохранены, заданы как вектор символов.

Пример: 'project_file_folder'

Текущая версия инструмента исходного проекта, заданная как вектор символов, например, '2017.4'. По умолчанию генератор кода выбирает версию инструмента исходного проекта, которая совместима с текущей поддерживаемой версией инструмента. Это - изменение эта версия инструмента исходного проекта по умолчанию, HDL Coder генерирует ошибку.

В HDL Workflow Advisor эта установка находится в HDL Workflow Advisor> Set Target> задача Set Target Reference Design.

Хотите ли вы, чтобы генератор кода проигнорировал несоответствие между версией инструмента исходного проекта и поддерживаемой версией инструмента, заданной как logical.By значение по умолчанию, если существует несоответствие версии инструмента, HDL Coder генерирует ошибку. Если вы устанавливаете эту опцию на true, HDL Coder генерирует предупреждение вместо этого.

В HDL Workflow Advisor эта установка находится в HDL Workflow Advisor> Set Target> задача Set Target Reference Design.

Включите или отключите задачу рабочего процесса сгенерировать код и ядро IP для встраиваемой системы, заданной как logical.

В HDL Workflow Advisor этой задачей является HDL Workflow Advisor> HDL Code Generation> задача Generate RTL Code and IP Core.

Включите или отключите задачу рабочего процесса сгенерировать код RTL и высокоуровневую обертку HDL, заданную как logical. Когда включено, эта задача также генерирует ограничительный файл, который содержит информацию об отображении контакта и ограничения часов.

В HDL Workflow Advisor этой задачей является HDL Workflow Advisor> HDL Code Generation> задача Generate RTL Code.

Включите или отключите задачу рабочего процесса создать проект инструмента встраиваемой системы, заданный как logical.

В HDL Workflow Advisor этой задачей является HDL Workflow Advisor> Embedded System Integration> задача Create Project.

Включите или отключите задачу запустить инструмент синтеза и запустить логический синтез, заданный как logical. Эта задача доступна только, когда вашим инструментом синтеза является Xilinx ISE или Altera Куарт II.

В HDL Workflow Advisor этой задачей является HDL Workflow Advisor> FPGA Synthesis and Analysis> Perform Synthesis and P/R> задача Perform Logic Synthesis.

Включите или отключите задачу сопоставить синтезируемую логику с целевым устройством, заданным как logical. Эта задача доступна только, когда вашим инструментом синтеза является Xilinx ISE или Altera Куарт II.

В HDL Workflow Advisor этой задачей является HDL Workflow Advisor> FPGA Synthesis and Analysis> Perform Synthesis and P/R> задача Perform Mapping.

Включите или отключите задачу запустить место и процесс маршрута, заданный как logical. Эта задача доступна только, когда вашим инструментом синтеза является Xilinx ISE или Altera Куарт II.

В HDL Workflow Advisor этой задачей является HDL Workflow Advisor> FPGA Synthesis and Analysis> Perform Synthesis and P/R> задача Perform Place and Route.

Включите или отключите задачу сгенерировать файл программирования FPGA, заданный как logical.

В HDL Workflow Advisor этой задачей является HDL Workflow Advisor> Download to Target> задача Generate Programming File.

Включите или отключите задачу сгенерировать модель Simulink Real-Time, которая содержит интерфейсную подсистему, заданную как logical.

В HDL Workflow Advisor этой задачей является HDL Workflow Advisor> Download to Target> задача Generate Simulink Real-Time Interface.

Высокоуровневая цель инструмента синтеза, заданная как одно из этих значений.

hdlcoder.Objective.None (значение по умолчанию)Не генерируйте дополнительные команды Tcl.
hdlcoder.Objective.SpeedOptimizedСгенерируйте команды инструмента Tcl синтеза, чтобы оптимизировать для скорости.
hdlcoder.Objective.AreaOptimizedСгенерируйте команды инструмента Tcl синтеза, чтобы оптимизировать для области.
hdlcoder.Objective.CompileOptimizedСгенерируйте команды инструмента Tcl синтеза, чтобы оптимизировать в течение времени компиляции.

Если вашим инструментом синтеза является Xilinx, ISE и вашим целевым рабочим процессом является Типичный ASIC/FPGA или Тюремщик FPGA, установите Objective на hdlcoder.Objective.None.

Для специфичных для инструмента команд Tcl, которые добавляются к созданию проекта синтеза скрипт Tcl, смотрите Цель Синтеза к Отображению Команды Tcl.

Дополнительные файлы Tcl создания проекта, которые вы хотите включать в свой проект синтеза, заданный как вектор символов.

В HDL Workflow Advisor эта опция является частью HDL Workflow Advisor> FPGA Synthesis and Analysis> задача Create Project.

Пример: 'L:\file1.tcl;L:\file2.tcl;'

Пропустите анализ синхронизации перед маршрутом, заданный как logical. Если ваш инструмент не поддерживает рано синхронизирующую оценку, установите на true.

Когда вы включаете эту опцию, CriticalPathSource установлен в 'post-route'

В HDL Workflow Advisor эта опция является частью HDL Workflow Advisor> FPGA Synthesis and Analysis> Perform Synthesis and P/R> задача Perform Mapping.

Проигнорируйте место и направьте ошибки, заданные как logical.

В HDL Workflow Advisor эта опция является частью HDL Workflow Advisor> FPGA Synthesis and Analysis> Perform Synthesis and P/R> задача Perform Place and route.

Включите или отключите задачу рабочего процесса сгенерировать поток битов для встраиваемой системы, заданной как logical.

В HDL Workflow Advisor этой задачей является HDL Workflow Advisor> Embedded System Integration> задача Build FPGA Bitstream.

Выберите, сообщить ли об отказах синхронизации при генерации потока битов FPGA, заданного как одно из этих значений:

hdlcoder.ReportTimingFailure.Error (значение по умолчанию)Сообщите об отказах синхронизации как об ошибках по умолчанию.
hdlcoder.ReportTimingFailure.WarningСообщите об отказах синхронизации как об ошибках вместо предупреждений. Используйте эту опцию, если вы реализовали пользовательскую логику, чтобы разрешить нарушения синхронизации в вашем проекте.

Методы

clearAllTasksОтключите все задачи в рабочем процессе
экспортСгенерируйте скрипт MATLAB, который воссоздает настройку рабочего процесса
setAllTasksВключите все задачи в рабочем процессе
подтвердитьПроверяйте значения свойств в Рабочий процесс HDL объект настройки CLI

Примеры

свернуть все

Этот пример показывает, как сконфигурировать и запустить экспортируемый скрипт рабочего процесса HDL.

Чтобы сгенерировать скрипт рабочего процесса HDL, сконфигурируйте и запустите HDL Workflow Advisor со своим проектом Simulink, затем экспортируйте скрипт.

Этот скрипт является типичным скриптом рабочего процесса ASIC/FPGA, который предназначается для устройства Xilinx Virtex® 7 и использует инструмент синтеза Xilinx Vivado.

Откройте и просмотрите свой экспортируемый скрипт рабочего процесса HDL.

% Export Workflow Configuration Script
% Generated with MATLAB 9.5 (R2018b Prerelease) at 14:42:37 on 29/03/2018
% This script was generated using the following parameter values:
%     Filename  : 'S:\generic_workflow_example.m'
%     Overwrite : true
%     Comments  : true
%     Headers   : true
%     DUT       : 'sfir_fixed/symmetric_fir'
% To view changes after modifying the workflow, run the following command:
% >> hWC.export('DUT','sfir_fixed/symmetric_fir');
%--------------------------------------------------------------------------

%% Load the Model
load_system('sfir_fixed');

%% Restore the Model to default HDL parameters
%hdlrestoreparams('sfir_fixed/symmetric_fir');

%% Model HDL Parameters
%% Set Model 'sfir_fixed' HDL parameters
hdlset_param('sfir_fixed', 'GenerateCoSimModel', 'ModelSim');
hdlset_param('sfir_fixed', 'GenerateHDLTestBench', 'off');
hdlset_param('sfir_fixed', 'HDLSubsystem', 'sfir_fixed/symmetric_fir');
hdlset_param('sfir_fixed', 'SynthesisTool', 'Xilinx Vivado');
hdlset_param('sfir_fixed', 'SynthesisToolChipFamily', 'Virtex7');
hdlset_param('sfir_fixed', 'SynthesisToolDeviceName', 'xc7vx485t');
hdlset_param('sfir_fixed', 'SynthesisToolPackageName', 'ffg1761');
hdlset_param('sfir_fixed', 'SynthesisToolSpeedValue', '-2');
hdlset_param('sfir_fixed', 'TargetDirectory', 'hdl_prj\hdlsrc');


%% Workflow Configuration Settings
% Construct the Workflow Configuration Object with default settings
hWC = hdlcoder.WorkflowConfig('SynthesisTool','Xilinx Vivado','TargetWorkflow','Generic ASIC/FPGA');

% Specify the top level project directory
hWC.ProjectFolder = 'hdl_prj';

% Set Workflow tasks to run
hWC.RunTaskGenerateRTLCodeAndTestbench = true;
hWC.RunTaskVerifyWithHDLCosimulation = true;
hWC.RunTaskCreateProject = true;
hWC.RunTaskRunSynthesis = true;
hWC.RunTaskRunImplementation = false;
hWC.RunTaskAnnotateModelWithSynthesisResult = true;

% Set properties related to 'RunTaskGenerateRTLCodeAndTestbench' Task
hWC.GenerateRTLCode = true;
hWC.GenerateTestbench = false;
hWC.GenerateValidationModel = false;

% Set properties related to 'RunTaskCreateProject' Task
hWC.Objective = hdlcoder.Objective.None;
hWC.AdditionalProjectCreationTclFiles = '';

% Set properties related to 'RunTaskRunSynthesis' Task
hWC.SkipPreRouteTimingAnalysis = false;

% Set properties related to 'RunTaskRunImplementation' Task
hWC.IgnorePlaceAndRouteErrors = false;

% Set properties related to 'RunTaskAnnotateModelWithSynthesisResult' Task
hWC.CriticalPathSource = 'pre-route';
hWC.CriticalPathNumber =  1;
hWC.ShowAllPaths = false;
hWC.ShowDelayData = true;
hWC.ShowUniquePaths = false;
hWC.ShowEndsOnly = false;

% Validate the Workflow Configuration Object
hWC.validate;

%% Run the workflow
hdlcoder.runWorkflow('sfir_fixed/symmetric_fir', hWC);

Опционально, отредактируйте скрипт.

Например, включите или отключите задачи в объекте hdlcoder.WorkflowConfig, hWC.

Запустите скрипт рабочего процесса HDL.

Например, если именем файла скрипта является generic_workflow_example.m в командной строке, введите:

generic_workflow_example.m

Этот пример показывает, как сконфигурировать и запустить экспортируемый скрипт рабочего процесса HDL.

Чтобы сгенерировать скрипт рабочего процесса HDL, сконфигурируйте и запустите HDL Workflow Advisor со своим проектом Simulink, затем экспортируйте скрипт.

Этот скрипт является FPGA в скрипте рабочего процесса цикла, который предназначается для макетной платы Xilinx Virtex 5 и использует инструмент синтеза ISE Xilinx.

Откройте и просмотрите свой экспортируемый скрипт рабочего процесса HDL.

%--------------------------------------------------------------------------
% HDL Workflow Script
% Generated with MATLAB 9.5 (R2018b Prerelease) at 15:11:23 on 04/05/2018
% This script was generated using the following parameter values:
%     Filename  : 'C:\Users\ggnanase\Desktop\R2018b\18b_models\ipcore_timing_failure\hdlworkflow_FIL.m'
%     Overwrite : true
%     Comments  : true
%     Headers   : true
%     DUT       : 'sfir_fixed/symmetric_fir'
% To view changes after modifying the workflow, run the following command:
% >> hWC.export('DUT','sfir_fixed/symmetric_fir');
%--------------------------------------------------------------------------

%% Load the Model
load_system('sfir_fixed');

%% Restore the Model to default HDL parameters
%hdlrestoreparams('sfir_fixed/symmetric_fir');

%% Model HDL Parameters
%% Set Model 'sfir_fixed' HDL parameters
hdlset_param('sfir_fixed', 'HDLSubsystem', 'sfir_fixed/symmetric_fir');
hdlset_param('sfir_fixed', 'SynthesisTool', 'Xilinx Vivado');
hdlset_param('sfir_fixed', 'SynthesisToolChipFamily', 'Kintex7');
hdlset_param('sfir_fixed', 'SynthesisToolDeviceName', 'xc7k325t');
hdlset_param('sfir_fixed', 'SynthesisToolPackageName', 'ffg900');
hdlset_param('sfir_fixed', 'SynthesisToolSpeedValue', '-2');
hdlset_param('sfir_fixed', 'TargetDirectory', 'hdl_prj\hdlsrc');
hdlset_param('sfir_fixed', 'TargetFrequency', 25);
hdlset_param('sfir_fixed', 'TargetPlatform', 'Xilinx Kintex-7 KC705 development board');
hdlset_param('sfir_fixed', 'Workflow', 'FPGA-in-the-Loop');


%% Workflow Configuration Settings
% Construct the Workflow Configuration Object with default settings
hWC = hdlcoder.WorkflowConfig('SynthesisTool','Xilinx Vivado','TargetWorkflow','FPGA-in-the-Loop');

% Specify the top level project directory
hWC.ProjectFolder = 'hdl_prj';

% Set Workflow tasks to run
hWC.RunTaskGenerateRTLCodeAndTestbench = true;
hWC.RunTaskVerifyWithHDLCosimulation = false;
hWC.RunTaskBuildFPGAInTheLoop = true;

% Set properties related to 'RunTaskGenerateRTLCodeAndTestbench' Task
hWC.GenerateRTLCode = true;
hWC.GenerateTestbench = false;
hWC.GenerateValidationModel = false;

% Set properties related to 'RunTaskBuildFPGAInTheLoop' Task
hWC.IPAddress = '192.168.0.2';
hWC.MACAddress = '00-0A-35-02-21-8A';
hWC.SourceFiles = '';
hWC.Connection = 'Ethernet';
hWC.RunExternalBuild = true;

% Validate the Workflow Configuration Object
hWC.validate;

%% Run the workflow
hdlcoder.runWorkflow('sfir_fixed/symmetric_fir', hWC);
hdlcoder.runWorkflow('hdlcoderUARTServoControllerExample/UART_Servo_on_FPGA', hWC);

Опционально, отредактируйте скрипт.

Например, включите или отключите задачи в объекте hdlcoder.WorkflowConfig, hWC.

Запустите скрипт рабочего процесса HDL.

Например, если именем файла скрипта является FIL_workflow_example.m в командной строке, введите:

fil_workflow_example.m

Этот пример показывает, как сконфигурировать и запустить экспортируемый скрипт рабочего процесса HDL.

Чтобы сгенерировать скрипт рабочего процесса HDL, сконфигурируйте и запустите HDL Workflow Advisor со своим проектом Simulink, затем экспортируйте скрипт.

Этот скрипт является скриптом рабочего процесса Тюремщика FPGA, который предназначается для макетной платы Xilinx Virtex 5 и использует инструмент синтеза ISE Xilinx.

Откройте и просмотрите свой экспортируемый скрипт рабочего процесса HDL.

% Export Workflow Configuration Script
% Generated with MATLAB 8.6 (R2015b) at 14:24:32 on 08/07/2015
% Parameter Values:
%     Filename  : 'S:\turnkey_workflow_example.m'
%     Overwrite : true
%     Comments  : true
%     Headers   : true
%     DUT       : 'hdlcoderUARTServoControllerExample/UART_Servo_on_FPGA'

%% Load the Model
load_system('hdlcoderUARTServoControllerExample');

%% Model HDL Parameters
% Set Model HDL parameters
hdlset_param('hdlcoderUARTServoControllerExample', ...
    'HDLSubsystem', 'hdlcoderUARTServoControllerExample/UART_Servo_on_FPGA');
hdlset_param('hdlcoderUARTServoControllerExample', ...
    'SynthesisTool', 'Xilinx ISE');
hdlset_param('hdlcoderUARTServoControllerExample', ...
    'SynthesisToolChipFamily', 'Virtex5');
hdlset_param('hdlcoderUARTServoControllerExample', ...
    'SynthesisToolDeviceName', 'xc5vsx50t');
hdlset_param('hdlcoderUARTServoControllerExample', ...
    'SynthesisToolPackageName', 'ff1136');
hdlset_param('hdlcoderUARTServoControllerExample', ...
    'SynthesisToolSpeedValue', '-1');
hdlset_param('hdlcoderUARTServoControllerExample', ...
    'TargetDirectory', 'hdl_prj\hdlsrc');
hdlset_param('hdlcoderUARTServoControllerExample', ...
    'TargetPlatform', 'Xilinx Virtex-5 ML506 development board');
hdlset_param('hdlcoderUARTServoControllerExample', 'Workflow', 'FPGA Turnkey');

% Set Inport HDL parameters
hdlset_param('hdlcoderUARTServoControllerExample/UART_Servo_on_FPGA/uart_rxd', ...
    'IOInterface', 'RS-232 Serial Port Rx');
hdlset_param('hdlcoderUARTServoControllerExample/UART_Servo_on_FPGA/uart_rxd', ...
    'IOInterfaceMapping', '[0]');

% Set Outport HDL parameters
hdlset_param('hdlcoderUARTServoControllerExample/UART_Servo_on_FPGA/uart_txd', ...
    'IOInterface', 'RS-232 Serial Port Tx');
hdlset_param('hdlcoderUARTServoControllerExample/UART_Servo_on_FPGA/uart_txd', ...
    'IOInterfaceMapping', '[0]');

% Set Outport HDL parameters
hdlset_param('hdlcoderUARTServoControllerExample/UART_Servo_on_FPGA/version', ...
    'IOInterface', 'LEDs General Purpose [0:7]');
hdlset_param('hdlcoderUARTServoControllerExample/UART_Servo_on_FPGA/version', ...
    'IOInterfaceMapping', '[0:3]');

% Set Outport HDL parameters
hdlset_param('hdlcoderUARTServoControllerExample/UART_Servo_on_FPGA/pwm_output', ...
    'IOInterface', 'Expansion Headers J6 Pin 2-64 [0:31]');
hdlset_param('hdlcoderUARTServoControllerExample/UART_Servo_on_FPGA/pwm_output', ...
    'IOInterfaceMapping', '[0]');

% Set Outport HDL parameters
hdlset_param('hdlcoderUARTServoControllerExample/UART_Servo_on_FPGA/servo_debug1', ...
    'IOInterface', 'Expansion Headers J6 Pin 2-64 [0:31]');
hdlset_param('hdlcoderUARTServoControllerExample/UART_Servo_on_FPGA/servo_debug1', ...
    'IOInterfaceMapping', '[1]');

% Set Outport HDL parameters
hdlset_param('hdlcoderUARTServoControllerExample/UART_Servo_on_FPGA/servo_debug2', ...
    'IOInterface', 'Expansion Headers J6 Pin 2-64 [0:31]');
hdlset_param('hdlcoderUARTServoControllerExample/UART_Servo_on_FPGA/servo_debug2', ...
    'IOInterfaceMapping', '[2]');


%% Workflow Configuration Settings
% Construct the Workflow Configuration Object with default settings
hWC = hdlcoder.WorkflowConfig('SynthesisTool','Xilinx ISE', ...
    'TargetWorkflow','FPGA Turnkey');

% Specify the top level project directory
hWC.ProjectFolder = 'hdl_prj';

% Set Workflow tasks to run
hWC.RunTaskGenerateRTLCodeAndTestbench = true;
hWC.RunTaskVerifyWithHDLCosimulation = true;
hWC.RunTaskCreateProject = true;
hWC.RunTaskPerformLogicSynthesis = true;
hWC.RunTaskPerformMapping = true;
hWC.RunTaskPerformPlaceAndRoute = true;
hWC.RunTaskGenerateProgrammingFile = true;
hWC.RunTaskProgramTargetDevice = false;

% Set Properties related to Create Project Task
hWC.Objective = hdlcoder.Objective.None;
hWC.AdditionalProjectCreationTclFiles = '';

% Set Properties related to Perform Mapping Task
hWC.SkipPreRouteTimingAnalysis = true;

% Set Properties related to Perform Place and Route Task
hWC.IgnorePlaceAndRouteErrors = false;

% Validate the Workflow Configuration Object
hWC.validate;

%% Run the workflow
hdlcoder.runWorkflow('hdlcoderUARTServoControllerExample/UART_Servo_on_FPGA', hWC);

Опционально, отредактируйте скрипт.

Например, включите или отключите задачи в объекте hdlcoder.WorkflowConfig, hWC.

Запустите скрипт рабочего процесса HDL.

Например, если именем файла скрипта является turnkey_workflow_example.m в командной строке, введите:

turnkey_workflow_example.m

Этот пример показывает, как сконфигурировать и запустить экспортируемый скрипт рабочего процесса HDL.

Чтобы сгенерировать скрипт рабочего процесса HDL, сконфигурируйте и запустите HDL Workflow Advisor со своим проектом Simulink, затем экспортируйте скрипт.

Этот скрипт является скриптом рабочего процесса генерации ядра IP, который предназначается для Циклона Altera V комплектов разработчика SoC и использует инструмент синтеза Куарта II Altera.

Откройте и просмотрите свой экспортируемый скрипт рабочего процесса HDL.

% Export Workflow Configuration Script
% Generated with MATLAB 8.6 (R2015b) at 14:42:16 on 08/07/2015
% Parameter Values:
%     Filename  : 'S:\ip_core_gen_workflow_example.m'
%     Overwrite : true
%     Comments  : true
%     Headers   : true
%     DUT       : 'hdlcoder_led_blinking/led_counter'

%% Load the Model
load_system('hdlcoder_led_blinking');

%% Model HDL Parameters
% Set Model HDL parameters
hdlset_param('hdlcoder_led_blinking', ...
    'HDLSubsystem', 'hdlcoder_led_blinking/led_counter');
hdlset_param('hdlcoder_led_blinking', 'OptimizationReport', 'on');
hdlset_param('hdlcoder_led_blinking', ...
    'ReferenceDesign', 'Default system (Qsys 14.0)');
hdlset_param('hdlcoder_led_blinking', 'ResetType', 'Synchronous');
hdlset_param('hdlcoder_led_blinking', 'ResourceReport', 'on');
hdlset_param('hdlcoder_led_blinking', 'SynthesisTool', 'Altera QUARTUS II');
hdlset_param('hdlcoder_led_blinking', 'SynthesisToolChipFamily', 'Cyclone V');
hdlset_param('hdlcoder_led_blinking', 'SynthesisToolDeviceName', '5CSXFC6D6F31C6');
hdlset_param('hdlcoder_led_blinking', 'TargetDirectory', 'hdl_prj\hdlsrc');
hdlset_param('hdlcoder_led_blinking', ...
    'TargetPlatform', 'Altera Cyclone V SoC development kit - Rev.D');
hdlset_param('hdlcoder_led_blinking', 'Traceability', 'on');
hdlset_param('hdlcoder_led_blinking', 'Workflow', 'IP Core Generation');

% Set SubSystem HDL parameters
hdlset_param('hdlcoder_led_blinking/led_counter', ...
    'ProcessorFPGASynchronization', 'Free running');

% Set Inport HDL parameters
hdlset_param('hdlcoder_led_blinking/led_counter/Blink_frequency', ...
    'IOInterface', 'AXI4');
hdlset_param('hdlcoder_led_blinking/led_counter/Blink_frequency', ...
    'IOInterfaceMapping', 'x"100"');

% Set Inport HDL parameters
hdlset_param('hdlcoder_led_blinking/led_counter/Blink_direction', ...
    'IOInterface', 'AXI4');
hdlset_param('hdlcoder_led_blinking/led_counter/Blink_direction', ...
    'IOInterfaceMapping', 'x"104"');

% Set Outport HDL parameters
hdlset_param('hdlcoder_led_blinking/led_counter/LED', 'IOInterface', 'External Port');

% Set Outport HDL parameters
hdlset_param('hdlcoder_led_blinking/led_counter/Read_back', 'IOInterface', 'AXI4');
hdlset_param('hdlcoder_led_blinking/led_counter/Read_back', ...
    'IOInterfaceMapping', 'x"108"');


%% Workflow Configuration Settings
% Construct the Workflow Configuration Object with default settings
hWC = hdlcoder.WorkflowConfig('SynthesisTool','Altera QUARTUS II', ...
    'TargetWorkflow','IP Core Generation');

% Specify the top level project directory
hWC.ProjectFolder = 'hdl_prj';

% Set Workflow tasks to run
hWC.RunTaskGenerateRTLCodeAndIPCore = true;
hWC.RunTaskCreateProject = true;
hWC.RunTaskGenerateSoftwareInterfaceModel = false;
hWC.RunTaskBuildFPGABitstream = true;
hWC.RunTaskProgramTargetDevice = false;

% Set Properties related to Generate RTL Code And IP Core Task
hWC.IPCoreRepository = '';
hWC.GenerateIPCoreReport = true;

% Set Properties related to Create Project Task
hWC.Objective = hdlcoder.Objective.AreaOptimized;

% Set Properties related to Generate Software Interface Model Task
hWC.OperatingSystem = '';
hWC.AddLinuxDeviceDriver = false;

% Set Properties related to Build FPGA Bitstream Task
hWC.RunExternalBuild = true;
hWC.TclFileForSynthesisBuild = hdlcoder.BuildOption.Default;

% Validate the Workflow Configuration Object
hWC.validate;

%% Run the workflow
hdlcoder.runWorkflow('hdlcoder_led_blinking/led_counter', hWC);

Опционально, отредактируйте скрипт.

Например, включите или отключите задачи в объекте hdlcoder.WorkflowConfig, hWC.

Запустите скрипт рабочего процесса HDL.

Например, если именем файла скрипта является ip_core_workflow_example.m в командной строке, введите:

ip_core_gen_workflow_example.m

Этот пример показывает, как сконфигурировать и запустить экспортируемый скрипт рабочего процесса HDL.

Чтобы сгенерировать скрипт рабочего процесса HDL, сконфигурируйте и запустите HDL Workflow Advisor со своим проектом Simulink, затем экспортируйте скрипт.

Этот скрипт является скриптом рабочего процесса Simulink Real-Time FPGA I/O, который предназначается для платы Speedgoat IO331, которая использует инструмент синтеза ISE Xilinx.

Откройте и просмотрите свой экспортируемый скрипт рабочего процесса HDL.

%--------------------------------------------------------------------------
% HDL Workflow Script
% Generated with MATLAB 9.5 (R2018b Prerelease) at 18:14:14 on 08/05/2018
% This script was generated using the following parameter values:
%     Filename  : 'C:\Users\ggnanase\Desktop\R2018b\18b_models\ipcore_timing_failure\hdlworkflow_IO331.m'
%     Overwrite : true
%     Comments  : true
%     Headers   : true
%     DUT       : 'sfir_fixed/symmetric_fir'
% To view changes after modifying the workflow, run the following command:
% >> hWC.export('DUT','sfir_fixed/symmetric_fir');
%--------------------------------------------------------------------------

%% Load the Model
load_system('sfir_fixed');

%% Restore the Model to default HDL parameters
%hdlrestoreparams('sfir_fixed/symmetric_fir');

%% Model HDL Parameters
%% Set Model 'sfir_fixed' HDL parameters
hdlset_param('sfir_fixed', 'HDLSubsystem', 'sfir_fixed/symmetric_fir');
hdlset_param('sfir_fixed', 'SynthesisTool', 'Xilinx ISE');
hdlset_param('sfir_fixed', 'SynthesisToolChipFamily', 'Spartan6');
hdlset_param('sfir_fixed', 'SynthesisToolDeviceName', 'xc6slx150');
hdlset_param('sfir_fixed', 'SynthesisToolPackageName', 'fgg676');
hdlset_param('sfir_fixed', 'SynthesisToolSpeedValue', '-3');
hdlset_param('sfir_fixed', 'TargetDirectory', 'hdl_prj\hdlsrc');
hdlset_param('sfir_fixed', 'TargetFrequency', 75);
hdlset_param('sfir_fixed', 'TargetPlatform', 'Speedgoat IO331');
hdlset_param('sfir_fixed', 'Workflow', 'Simulink Real-Time FPGA I/O');


%% Workflow Configuration Settings
% Construct the Workflow Configuration Object with default settings
hWC = hdlcoder.WorkflowConfig('SynthesisTool','Xilinx ISE','TargetWorkflow','Simulink Real-Time FPGA I/O');

% Specify the top level project directory
hWC.ProjectFolder = 'hdl_prj';
hWC.ReferenceDesignToolVersion = '';
hWC.IgnoreToolVersionMismatch = false;

% Set Workflow tasks to run
hWC.RunTaskGenerateRTLCode = true;
hWC.RunTaskCreateProject = true;
hWC.RunTaskPerformLogicSynthesis = true;
hWC.RunTaskPerformMapping = true;
hWC.RunTaskPerformPlaceAndRoute = true;
hWC.RunTaskGenerateProgrammingFile = true;
hWC.RunTaskGenerateSimulinkRealTimeInterface = true;

% Set properties related to 'RunTaskCreateProject' Task
hWC.Objective = hdlcoder.Objective.None;
hWC.AdditionalProjectCreationTclFiles = '';

% Set properties related to 'RunTaskPerformMapping' Task
hWC.SkipPreRouteTimingAnalysis = true;

% Set properties related to 'RunTaskPerformPlaceAndRoute' Task
hWC.IgnorePlaceAndRouteErrors = false;

% Validate the Workflow Configuration Object
hWC.validate;

%% Run the workflow
hdlcoder.runWorkflow('sfir_fixed/symmetric_fir', hWC);

Опционально, отредактируйте скрипт.

Например, включите или отключите задачи в объекте hdlcoder.WorkflowConfig, hWC.

Запустите скрипт рабочего процесса HDL.

Например, если именем файла скрипта является slrt_workflow_example.m в командной строке, введите:

slrt_workflow_example.m

Этот пример показывает, как сконфигурировать и запустить экспортируемый скрипт рабочего процесса HDL.

Чтобы сгенерировать скрипт рабочего процесса HDL, сконфигурируйте и запустите HDL Workflow Advisor со своим проектом Simulink, затем экспортируйте скрипт.

Этот скрипт является скриптом рабочего процесса Simulink Real-Time FPGA I/O, который предназначается для платы Speedgoat IO333-325K, которая использует инструмент синтеза Xilinx Vivado.

Откройте и просмотрите свой экспортируемый скрипт рабочего процесса HDL.

%--------------------------------------------------------------------------
% HDL Workflow Script
% Generated with MATLAB 9.5 (R2018b Prerelease) at 18:14:33 on 08/05/2018
% This script was generated using the following parameter values:
%     Filename  : 'C:\Users\ggnanase\Desktop\R2018b\18b_models\ipcore_timing_failure\hdlworkflow_IO333.m'
%     Overwrite : true
%     Comments  : true
%     Headers   : true
%     DUT       : 'sfir_fixed/symmetric_fir'
% To view changes after modifying the workflow, run the following command:
% >> hWC.export('DUT','sfir_fixed/symmetric_fir');
%--------------------------------------------------------------------------

%% Load the Model
load_system('sfir_fixed');

%% Restore the Model to default HDL parameters
%hdlrestoreparams('sfir_fixed/symmetric_fir');

%% Model HDL Parameters
%% Set Model 'sfir_fixed' HDL parameters
hdlset_param('sfir_fixed', 'HDLSubsystem', 'sfir_fixed/symmetric_fir');
hdlset_param('sfir_fixed', 'SynthesisTool', 'Xilinx Vivado');
hdlset_param('sfir_fixed', 'SynthesisToolChipFamily', 'Kintex7');
hdlset_param('sfir_fixed', 'SynthesisToolDeviceName', 'xc7k325t');
hdlset_param('sfir_fixed', 'SynthesisToolPackageName', 'ffg900');
hdlset_param('sfir_fixed', 'SynthesisToolSpeedValue', '-2');
hdlset_param('sfir_fixed', 'TargetDirectory', 'hdl_prj\hdlsrc');
hdlset_param('sfir_fixed', 'TargetFrequency', 100);
hdlset_param('sfir_fixed', 'TargetPlatform', 'Speedgoat IO333-325K');
hdlset_param('sfir_fixed', 'Workflow', 'Simulink Real-Time FPGA I/O');


%% Workflow Configuration Settings
% Construct the Workflow Configuration Object with default settings
hWC = hdlcoder.WorkflowConfig('SynthesisTool','Xilinx Vivado','TargetWorkflow','Simulink Real-Time FPGA I/O');

% Specify the top level project directory
hWC.ProjectFolder = 'hdl_prj';
hWC.ReferenceDesignToolVersion = '2017.4';
hWC.IgnoreToolVersionMismatch = false;

% Set Workflow tasks to run
hWC.RunTaskGenerateRTLCodeAndIPCore = true;
hWC.RunTaskCreateProject = true;
hWC.RunTaskBuildFPGABitstream = true;
hWC.RunTaskGenerateSimulinkRealTimeInterface = true;

% Set properties related to 'RunTaskGenerateRTLCodeAndIPCore' Task
hWC.IPCoreRepository = '';
hWC.GenerateIPCoreReport = true;
hWC.GenerateIPCoreTestbench = false;
hWC.CustomIPTopHDLFile = '';
hWC.AXI4RegisterReadback = false;
hWC.IPDataCaptureBufferSize = '128';

% Set properties related to 'RunTaskCreateProject' Task
hWC.Objective = hdlcoder.Objective.None;
hWC.AdditionalProjectCreationTclFiles = '';
hWC.EnableIPCaching = true;

% Set properties related to 'RunTaskBuildFPGABitstream' Task
hWC.RunExternalBuild = false;
hWC.TclFileForSynthesisBuild = hdlcoder.BuildOption.Default;
hWC.CustomBuildTclFile = '';
hWC.ReportTimingFailure = hdlcoder.ReportTiming.Error;

% Validate the Workflow Configuration Object
hWC.validate;

%% Run the workflow
hdlcoder.runWorkflow('sfir_fixed/symmetric_fir', hWC);

Опционально, отредактируйте скрипт.

Например, включите или отключите задачи в объекте hdlcoder.WorkflowConfig, hWC.

Запустите скрипт рабочего процесса HDL.

Например, если именем файла скрипта является slrt_workflow_example.m в командной строке, введите:

slrt_workflow_example.m

Смотрите также

Функции

Темы

Введенный в R2015b

Документация HDL Coder
Поддержка