Exponenta Banner
exponenta event banner

Системная интеграция IP-ядра процессора DL

Ручная интеграция созданного IP-ядра процессора глубокого обучения (DL) в конструкцию системы

Deep Learning HDL Toolbox™ генерирует IP-ядро процессора глубокого обучения (DL) и создает битовые потоки FPGA для поддерживаемых плат FPGA. Дополнительные сведения см. в разделах Создание пользовательского IP-адреса процессора и Создание пользовательского битового потока.

Можно ускорить интеграцию сгенерированного IP-ядра процессора DL в конструкцию системы, выполнив следующие действия:

  • Создание IP-ядра процессора DL.

  • С помощью компилятора сгенерировано выделение буфера внешней памяти.

  • Форматирование входных и выходных данных внешней памяти.

  • Создание карт регистров AXI4. Регистры AXI4 позволяют MATLAB ® управлять ядром IP процессора DL и программировать его .

Темы

Начало работы

Процессор глубокого обучения IP Core

Узнайте о сформированном IP-ядре процессора глубокого обучения.

Использовать выходные данные компилятора для системной интеграции

Используйте выходные данные компилятора для интеграции созданного IP-ядра процессора глубокого обучения в проект.

Формат данных внешней памяти

Определите формат входных и выходных данных внешней памяти.

Карта регистров процессоров глубокого обучения

Используйте MATLAB или другие ведущие устройства AXI4 для управления и программирования IP-ядра процессора глубокого обучения.

Характерные примеры

Authoring a Reference Design for Live Camera Integration with Deep Learning Processor IP Core

Разработка эталонного дизайна для интеграции с живой камерой с IP-ядром процессора глубокого обучения

Создайте эталонную конструкцию HDL Coder™, содержащую сформированное IP-ядро процессора глубокого обучения. Эталонная конструкция получает динамический вход камеры и использует развернутую последовательную сеть для классификации объектов на входе камеры. На этом рисунке представлена высокоуровневая архитектурная схема, показывающая эталонный дизайн, который будет реализован в комплекте для оценки Xilinx™ Zynq™ Ultrascale + (TM) MPsoC ZCU102.

Открыть сценарий
Run a Deep Learning Network on FPGA with Live Camera Input

Запуск сети глубокого обучения на FPGA с прямым входом камеры

Логика предварительной обработки модели, принимающая входной сигнал камеры. Вы реализуете его на плате Zynq ® Ultrascale+™ MPSoC ZCU102, используя пользовательский эталонный дизайн видео, который имеет интегрированное ядро IP процессора глубокого обучения для классификации объектов. В этом примере используется поток операций совместного проектирования HDL Coder™ HW/SW. Для этого примера необходимо: Deep Learning HDL Toolbox™

Открыть сценарий

Документация по инструментам глубокого обучения HDL

Поддержка