Синхронная подсистема

Представлять подсистему с синхронным сбросом и включением

Библиотека

Подсистемы кодера ЛПВП/ЛПВП

Описание

Синхронная подсистема - это подсистема, использующая Synchronous режим блока State Control. Если в подсистеме появляется символ S, то он является синхронным.

Чтобы создать синхронную подсистему, добавьте блок в модель Simulink ® из библиотеки блоков подсистем HDL. Можно также добавить блок управления состоянием, для которого установлено значение Synchronous внутри подсистемы.

Поддержка типов данных

Для получения информации о типах данных, принятых входными портами подсистемы, см. Inport. Для получения информации о типах данных, выводимых портами вывода подсистемы, см. Outport.

Дополнительные сведения см. в разделе Типы данных, поддерживаемые Simulink в документации Simulink.

Параметры

Показать метки портов

Заставьте программное обеспечение Simulink отображать метки для портов подсистемы на значке подсистемы.

Настройки

По умолчанию: FromPortIcon

none: Не отображает метки портов в блоке подсистемы.
FromPortIcon: Если на значке соответствующего порта отображается имя сигнала, в блоке подсистемы отображается имя сигнала. В противном случае отобразите имя блока портов.
FromPortBlockName: Отображение имени соответствующего блока портов в блоке подсистемы.
SignalName: Если имя существует, отобразите имя сигнала, подключенного к порту в блоке подсистемы; в противном случае имя соответствующего блока портов.

Информация командной строки

Сведения о командной строке см. в разделе Параметры, зависящие от блока.

Разрешения на чтение и запись

Управление доступом пользователей к содержимому подсистемы.

Настройки

По умолчанию: ReadWrite

ReadWrite: Позволяет открывать и изменять содержимое подсистемы.
ReadOnly: Включает открытие, но не модификацию подсистемы. Если подсистема находится в библиотеке блоков, можно создавать и открывать ссылки на подсистему, а также создавать и изменять локальные копии подсистемы, но не изменять разрешения или содержимое исходного экземпляра библиотеки.
NoReadOrWrite: Отключает открытие или изменение подсистемы. Если подсистема проживает в библиотеке, Вы можете создать связи с подсистемой в модели, но не можете открыть, изменить, разрешения изменения, или создать местные копии подсистемы.

Информация командной строки

Сведения о командной строке см. в разделе Параметры, зависящие от блока.

Имя функции обратного вызова с ошибкой

Введите имя вызываемой функции в случае возникновения ошибки при выполнении подсистемы программным обеспечением Simulink.

Настройки

По умолчанию: ' '

Программное обеспечение Simulink передает функции два аргумента: дескриптор подсистемы и символьный вектор, указывающий тип ошибки. Если функция не указана, программное обеспечение Simulink выводит общее сообщение об ошибке, если выполнение подсистемы вызывает ошибку.

Информация командной строки

Сведения о командной строке см. в разделе Параметры, зависящие от блока.

Разрешить иерархическое разрешение

Укажите, следует ли разрешать имена переменных рабочей области, на которые ссылается эта подсистема.

Настройки

По умолчанию: All

All: Разрешить все имена переменных рабочей области, используемых этой подсистемой, включая те, которые используются для задания значений параметров блока и объектов данных Simulink (например, Simulink.Signal объекты).
ExplicitOnly: Разрешить только имена переменных рабочей области, используемых для указания значений параметров блока, памяти хранилища данных (где блока нет), сигналов и состояний, помеченных как «необходимо разрешить».
None: Не разрешать имена переменных рабочей области.

Информация командной строки

Сведения о командной строке см. в разделе Параметры, зависящие от блока.

Рассматривать как атомную единицу

Заставляет программное обеспечение Simulink рассматривать подсистему как единицу при определении порядка выполнения блочных методов.

Настройки

По умолчанию: Откл.

На: Заставьте программное обеспечение Simulink рассматривать подсистему как единицу при определении порядка выполнения блочных методов. Например, когда требуется вычислить выходные данные подсистемы, программное обеспечение Simulink вызывает методы вывода всех блоков подсистемы перед вызовом методов вывода других блоков на том же уровне, что и блок подсистемы.
Прочь: Заставьте программное обеспечение Simulink рассматривать все блоки в подсистеме как находящиеся на том же уровне иерархии модели, что и подсистема, при определении порядка выполнения блочного метода. Это может привести к перемежению выполнения методов блоков в подсистеме с выполнением методов блоков вне подсистемы.

Зависимости

Этот параметр позволяет:

Минимизация вхождений алгебраического цикла
Время выборки
Упаковка функций (требуется лицензия Simulink Coder™)

Информация командной строки

Сведения о командной строке см. в разделе Параметры, зависящие от блока.

Обрабатывать как сгруппированные при распространении исполнительных условий

Заставляет программное обеспечение Simulink рассматривать подсистему как единицу при распространении условий исполнения из блоков источника исполнения или в блоки приемника исполнения.

Настройки

По умолчанию: Вкл.

На: Simulink рассматривает подсистему как единицу при распространении условий исполнения из блоков источника исполнения или в блоки получателя исполнения. Например, когда Simulink вычисляет условие исполнения подсистемы, оно распространяется на все блоки подсистемы.
Прочь: Simulink рассматривает все блоки в подсистеме как находящиеся на том же уровне иерархии модели, что и сама подсистема при определении их исполнения.

Зависимость

Обрабатывать как сгруппированные, когда распространение условий исполнения включает этот параметр.

Информация командной строки

Сведения о командной строке см. в разделе Параметры, зависящие от блока.

Функциональная упаковка

Укажите формат кода, создаваемого для атомной (невиртуальной) подсистемы.

Настройки

По умолчанию: Auto

Auto

Программа Simulink Coder выбирает оптимальный формат на основе типа и количества экземпляров подсистемы, существующих в модели.

Inline

Программное обеспечение Simulink Coder безусловно встраивает подсистему.

Nonreusable function

Программное обеспечение Simulink Coder явно генерирует отдельную функцию в отдельном файле. Подсистемы с этим параметром генерируют функции, которые могут иметь аргументы в зависимости от параметра Function interface. Сгенерированную функцию и файл можно назвать с помощью параметров Имя функции и Имя файла (без расширения). Эти функции не являются возвратными.

Reusable function

Программное обеспечение Simulink Coder генерирует функцию с аргументами, которые позволяют повторно использовать код подсистемы, когда модель включает несколько экземпляров подсистемы.

Эта опция также генерирует функцию с аргументами, которая позволяет повторно использовать код подсистемы в сгенерированном коде иерархии ссылок на модель, которая включает несколько экземпляров подсистемы в ссылочных моделях. В этом случае подсистема должна находиться в библиотеке.

Информация командной строки

Сведения о командной строке см. в разделе Параметры, зависящие от блока.

Особенности

Типы данных	Double \| Single \| Boolean \| Базовое целое \| Фиксированная точка \| Перечисленная \| Шина
Многомерные сигналы	Да
Сигналы переменного размера	Да
Создание кода HDL	Да

Расширенные возможности

Создание кода C/C + +
Создайте код C и C++ с помощью Simulink ® Coder™

Фактическая поддержка генерации кода зависит от реализации блока.

Создание кода HDL
Создание кода Verilog и VHDL для проектов FPGA и ASIC с использованием Coder™ HDL.

HDL Coder™ предоставляет дополнительные опции конфигурации, которые влияют на реализацию HDL и синтезированную логику.

Архитектура HDL

Архитектура Описание

Module (по умолчанию) Создайте код для подсистемы и блоков в подсистеме.

Архитектура	Описание
`Module` (по умолчанию)	Создайте код для подсистемы и блоков в подсистеме.
`BlackBox`	Создайте интерфейс черного ящика. Сгенерированный код HDL включает только определения портов ввода/вывода для подсистемы. Поэтому можно использовать подсистему в модели для создания интерфейса с существующим, написанным вручную кодом HDL. Генерация интерфейса черного ящика для подсистем аналогична генерации интерфейса блока модели без тактовых сигналов.
`No HDL`	Удалите подсистему из сгенерированного кода. При моделировании можно использовать подсистему, однако в коде HDL ее можно рассматривать как «no-op».

BlackBox

Создайте интерфейс черного ящика. Сгенерированный код HDL включает только определения портов ввода/вывода для подсистемы. Поэтому можно использовать подсистему в модели для создания интерфейса с существующим, написанным вручную кодом HDL.

Генерация интерфейса черного ящика для подсистем аналогична генерации интерфейса блока модели без тактовых сигналов.

No HDL

Удалите подсистему из сгенерированного кода. При моделировании можно использовать подсистему, однако в коде HDL ее можно рассматривать как «no-op».

Настройка интерфейса черного ящика

Для BlackBox можно настроить имена портов и задать атрибуты внешнего интерфейса компонента. См. раздел Настройка интерфейса косимуляции черного ящика или HDL.

Свойства блока HDL

Общая информация
AdaptivePipelining	Автоматическая вставка трубопровода на основе инструмента синтеза, целевой частоты и длины слова множителя. Значение по умолчанию: `inherit`. См. также раздел Pipelining.
BalanceDelays	Обнаруживает введение новых задержек по одному пути и вставляет совпадающие задержки по другим путям. Значение по умолчанию: `inherit`. См. также «Задержки».
ClockRatePipelining	Вставка регистров конвейера с более высокой тактовой частотой вместо более низкой скорости передачи данных. Значение по умолчанию: `inherit`. См. также ClockRatePipelining.
ConstrainedOutputPipeline	Количество регистров для размещения на выходах путем перемещения существующих задержек в рамках проекта. Распределенная конвейерная обработка не перераспределяет эти регистры. Значение по умолчанию: `0`. Дополнительные сведения см. в разделе ConstrainedOutputPipeline.
DistributedPipelining	Распределение регистров трубопроводов или ресинхронизация регистров. Значение по умолчанию: `off`. См. также раздел Pipelining.
DSPStyle	Атрибуты синтеза для отображения множителя. Значение по умолчанию: `none`. См. также DSPStyle.
FlattenHierarchy	Удалите иерархию подсистемы из сгенерированного кода HDL. Значение по умолчанию: `inherit`. См. также FlattenHierarchy.
InputPipeline	Количество входных ступеней трубопровода для вставки в сформированный код. Распределенная конвейерная обработка и конвейерная обработка с ограниченным выходом могут перемещать эти регистры. Значение по умолчанию: `0`. Дополнительные сведения см. в разделе InputPipeline.
OutputPipeline	Количество выходных ступеней трубопровода для вставки в сформированный код. Распределенная конвейерная обработка и конвейерная обработка с ограниченным выходом могут перемещать эти регистры. Значение по умолчанию: `0`. Дополнительные сведения см. в разделе OutputPipeline.
SharingFactor	Количество функционально эквивалентных ресурсов для сопоставления с одним общим ресурсом. Значение по умолчанию - 0. См. также раздел Совместное использование ресурсов.
StreamingFactor	Количество параллельных путей данных, или векторов, которые мультиплексируются по времени для преобразования в последовательные скалярные пути данных. По умолчанию используется значение 0, которое реализует полностью параллельные пути данных. См. также Потоковая передача.

Если этот блок не является DUT, параметры свойств блока на вкладке «Целевая спецификация» игнорируются. При использовании рабочего процесса генерации IP Core в помощнике по рабочим процессам HDL эти целевые значения свойств блоков спецификаций сохраняются вместе с моделью. Если эти целевые значения свойств блока спецификации указаны с помощью hdlset_param, при открытии помощника по рабочим процессам HDL поля заполняются соответствующими значениями.

Целевая спецификация
AdditionalTargetInterfaces	Дополнительные целевые интерфейсы, указанные как символьный вектор. Чтобы сохранить это свойство блока в модели, в задаче Set Target Interface рабочего процесса создания IP Core, соответствующей портам DUT, которые требуется добавить, выберите Добавить еще.... Затем можно добавить дополнительные интерфейсы в диалоговом окне Добавить новые целевые интерфейсы (Add New Target Interfaces). Укажите тип интерфейса, количество дополнительных интерфейсов и уникальное имя для каждого дополнительного интерфейса. Значения: `''` (по умолчанию) \| массив ячеек символьных векторов Пример: `'{{'AXI4-Stream','InterfaceID','AXI4-Stream1'}}'`
ProcessorFPGASynchronization	Режим синхронизации процессора/FPGA, заданный как символьный вектор. Чтобы сохранить это свойство блока в модели, укажите синхронизацию процессора/FPGA в задаче Set Target Interface рабочего процесса создания IP Core. Значения: `Free running` (по умолчанию) \| `Coprocessing - blocking` Пример: `'Free running'`
TestPointMapping	Чтобы сохранить это свойство блока в модели, укажите сопоставление портов тестовых точек с интерфейсами целевой платформы в задаче Set Target Interface рабочего процесса создания IP Core. Значения: `''` (по умолчанию) \| массив ячеек символьных векторов Пример: `'{{'TestPoint','AXI4-Lite','x"108"'}}'`
TunableParameterMapping	Чтобы сохранить это свойство блока в модели, укажите сопоставление настраиваемых портов параметров с интерфейсами целевой платформы в задаче Set Target Interface рабочего процесса создания IP-ядра. Значения: `''` (по умолчанию) \| массив ячеек символьных векторов Пример: `'{{'myParam','AXI4-Lite','x"108"'}}'`
AXI4RegisterReadback	Чтобы сохранить это свойство блока в модели, укажите, нужно ли включить чтение AXI4 ведомых регистрах записи в задаче «Генерировать код RTL и IP-ядро» рабочего процесса создания IP-ядра. Чтобы узнать больше, посмотрите Образцовый Дизайн для Поколения Интерфейса Рабов AXI4. Значения: `'off'` (по умолчанию) \| `'on'`
AXI4SlaveIDWidth	Чтобы спасти эту собственность блока на модели, определите количество Основных интерфейсов AXI, с которыми Вы хотите соединить IP ядро DUT при помощи Рабской Ширины удостоверения личности AXI4, начинающейся Генерирование Кода RTL и IP Основной задачи IP Основного технологического процесса Поколения. Дополнительные сведения см. в разделе Определение нескольких главных интерфейсов AXI в эталонных конструкциях для доступа к подчиненному интерфейсу DUT AXI4. Значения: `'off'` (по умолчанию) \| `'on'`
AXI4SlavePortToPipelineRegisterRatio	Чтобы спасти эту собственность блока на модели, определите количество ведомых портов AXI4, для которых Вы хотите, чтобы регистр трубопровода был вставлен при помощи Ведомого порта AXI4 в отношение регистра трубопровода, начинающееся Генерирование Кода RTL и IP Основной задачи IP Основного технологического процесса Поколения. Чтобы узнать больше, посмотрите Образцовый Дизайн для Поколения Интерфейса Рабов AXI4. Значения: `'off'` (по умолчанию) \| `'on'`
GenerateDefaultAXI4Slave	Чтобы сохранить это свойство блока в модели, укажите, нужно ли отключить генерацию подчиненных интерфейсов AXI4 по умолчанию в задаче «Генерировать код RTL и ядро IP» рабочего процесса создания ядра IP. Значения: `'on'` (по умолчанию) \| `'off'`
IPCoreAdditionalFiles	Файлы Verilog ® или ^VHDL ® для черных ящиков в вашем дизайне. Укажите полный путь к каждому файлу и разделите имена файлов точкой с запятой (;). Это свойство можно задать в помощнике по рабочим процессам HDL в поле Дополнительные исходные файлы. Значения: `''` (по умолчанию) \| символьный вектор Пример: `'C:\myprojfiles\led_blinking_file1.vhd;C:\myprojfiles\led_blinking_file2.vhd;'`
IPCoreName	Имя ядра IP, указанное как символьный вектор. Это свойство можно задать в помощнике по рабочим процессам HDL в поле имени ядра IP. Если для этого свойства задано значение по умолчанию, помощник по рабочим процессам HDL создает имя ядра IP на основе имени DUT. Значения: `''` (по умолчанию) \| символьный вектор Пример: `'my_model_name'`
IPCoreVersion	Номер версии ядра IP, указанный как символьный вектор. Это свойство можно задать в помощнике по рабочим процессам HDL в поле версии ядра IP. Если для этого свойства задано значение по умолчанию, помощник по рабочим процессам HDL устанавливает версию ядра IP. Значения: `''` (по умолчанию) \| символьный вектор Пример: `'1.3'`
IPDataCaptureBufferSize	Размер буфера захвата данных FPGA, указанный как символьный вектор. Функция FPGA Data Capture используется для наблюдения за сигналами в конструкции при работе на FPGA. Размер буфера использует значения 128 * 2 ^ n, где n - целое число. По умолчанию размер буфера равен 128 (n = 0). Максимальное значение n равно 13, что означает, что максимальное значение размера буфера равно 1048576 (= 128 * 2 ^ 13). Значения: `''` (по умолчанию) \| символьный вектор Пример: `'1.3'`

Ограничения

Если DUT является маскированной подсистемой, можно создать код только в том случае, если он находится на верхнем уровне модели.

См. также

Включенная синхронная подсистема | Сбрасываемая синхронная подсистема | Государственный контроль

Темы

Представлен в R2016a

Документация

Синхронная подсистема

Библиотека

Описание

Поддержка типов данных

Параметры

Показать метки портов

Разрешения на чтение и запись

Имя функции обратного вызова с ошибкой

Разрешить иерархическое разрешение

Рассматривать как атомную единицу

Обрабатывать как сгруппированные при распространении исполнительных условий

Функциональная упаковка

Особенности

Расширенные возможности

Создание кода C/C + +
Создайте код C и C++ с помощью Simulink ® Coder™

Создание кода HDL
Создание кода Verilog и VHDL для проектов FPGA и ASIC с использованием Coder™ HDL.

См. также

Темы

Документация по кодеру HDL

Поддержка

Документация

Синхронная подсистема

Библиотека

Описание

Поддержка типов данных

Параметры

Показать метки портов

Разрешения на чтение и запись

Имя функции обратного вызова с ошибкой

Разрешить иерархическое разрешение

Рассматривать как атомную единицу

Обрабатывать как сгруппированные при распространении исполнительных условий

Функциональная упаковка

Особенности

Расширенные возможности

Создание кода C/C + + Создайте код C и C++ с помощью Simulink ® Coder™

Создание кода HDL Создание кода Verilog и VHDL для проектов FPGA и ASIC с использованием Coder™ HDL.

См. также

Темы

Документация по кодеру HDL

Поддержка

Создание кода C/C + +
Создайте код C и C++ с помощью Simulink ® Coder™

Создание кода HDL
Создание кода Verilog и VHDL для проектов FPGA и ASIC с использованием Coder™ HDL.