При создании кода ЛПВП с помощью Coder™ ЛПВП можно также дополнительно создать тестовый стенд. Кодер также генерирует сценарии сборки и выполнения для указанного имитатора HDL. Варианты испытательного стенда:
Стенд для испытаний ЛПВП - стенд для испытаний ЛПВП, включающий сгенерированный ЛПВП и файлы, содержащие векторы входных и выходных данных. Этот стенд проверяет сгенерированный HDL DUT по тестовым векторам, сгенерированным в модели Simulink ®. См. раздел Создание испытательного стенда.
Модель косимуляции - модель Simulink, включающая блок косимуляции ЛПВП, который запускает созданный код ЛПВП в имитаторе ЛПВП. Модель также включает исходную генерацию стимула Simulink, поведенческую модель и любые блоки для отображения или анализа выходных данных. Модель сравнивает выходные данные блока косимуляции ЛВП с выходными данными подсистемы-источника. См. раздел Создание модели косимуляции.
Испытательный стенд SystemVerilog DPI - испытательный стенд HDL, включающий сгенерированный HDL DUT и сгенерированный компонент языка C. Компонент C создает входные стимулы и выполняет поведенческую модель подсистемы DUT. Тестовый стенд использует прямой интерфейс программирования (DPI) для запуска компонента C в моделировании HDL. На этом испытательном стенде выполняется проверка сгенерированного HDL DUT на соответствие с представлением C исходной модели Simulink. См. раздел Проверка конструкции ЛПВП с помощью испытательного стенда SystemVerilog DPI.
FPGA-in-the-loop - модель Simulink, включающая блок FPGA-in-the-Loop, который взаимодействует с конструкцией HDL во время работы на плате FPGA. Модель также включает исходную генерацию стимула Simulink, поведенческую модель и любые блоки для отображения или анализа выходных данных. Модель сравнивает выходные данные блока FPGA-in-the-Loop с выходными данными подсистемы-источника. См. раздел FIL Simulation with HDL Workflow Advisor for Simulink (HDL Verifier).
Выберите опции тестового стенда в мастере рабочего процесса ЛПВП (HDL Workflow Advisor) в разделе Создание кода ЛПВП (HDL Code Generation) > Задать параметры тестового стенда (Set Testbench Options) или в диалоговом окне Параметры конфигурации модели (Model Configuration Parameters) в разделе Создание кода ЛПВП (HD) > Испытательный стенд. Либо для доступа в командной строке выберите тестовый стенд, используя свойства makehdltb.
Для FPGA-in-the-loop выберите целевой рабочий процесс в помощнике по рабочим процессам HDL в разделе Set Target > Set Target Device and Synthesis Tool. Затем выберите FPGA и инструмент синтеза. Можно также создать модель FPGA-in-the-loop для существующего кода HDL с помощью мастера FPGA-in-the-Loop (проверка HDL).
| Испытательный стенд | Лицензионные требования | Профессионалы | Недостатки |
|---|---|---|---|
| Стенд для испытаний ЛПВП |
|
| |
| Модель косимуляции |
|
| |
| Испытательный стенд SystemVerilog DPI |
|
|
|
| FPGA-в-контуре |
|
|
|