При генерации кода HDL из подсистемы можно дополнительно создать тестовый стенд SystemVerilog. Этот стенд проверяет сгенерированный код HDL с помощью компонента C, созданного из всей модели Simulink ®.
Доступ к этой функции можно получить в мастере рабочего процесса HDL по пути Создание кода HDL (HDL Code Generation) > Задать параметры тестирования (Set Testbench Options) или в диалоговом окне Параметры конфигурации модели (Model Configuration Parameters) по пути Создание кода HDL (HDL Code Generation) > Испытательный стенд (Test Stench). Или для доступа в командной строке установите GenerateSVDPITestBench имущество makehdltb.
makehdltb | Создание стенда для испытаний ЛПВП на основе модели или подсистемы |
Проверка конструкции ЛПВП с помощью испытательного стенда SystemVerilog DPI
В этом примере показано, как использовать тестовый стенд SystemVerilog DPI для проверки кода HDL, где требуется большой набор данных.
Выбор тестового стенда для сгенерированного кода HDL
Выберите созданный стенд.