Программное обеспечение HDL Coder™ и HDL Verifier™ включает набор предварительно определенных плат FPGA, которые можно использовать с рабочими процессами «под ключ» или FPGA-in-the-loop (FIL). Списки этих поддерживаемых плат можно просмотреть в помощнике по рабочим процессам HDL или в мастере FIL. Диспетчер плат FPGA позволяет добавлять дополнительные платы для использования любого из этих рабочих процессов. Для добавления платы необходима соответствующая информация из документации по спецификации платы.
FPGA Board Manager - это концентратор для доступа к мастерам и диалоговым окнам, выполняющим действия, необходимые для создания пользовательской конфигурации платы. Также можно получить доступ к следующим параметрам:
Импорт пользовательской платы
Копирование файла определения платы для дальнейшей модификации
Проверка новой платы
Управление пользовательскими платами FPGA осуществляется через следующие пользовательские интерфейсы:
FPGA Board Manager: портал для добавления, импорта, удаления и управления файлами определений плат.
New FPGA Board Wizard (Мастер создания плат FPGA): Этот мастер помогает создать пользовательский файл определения платы с информацией, полученной из документации по спецификации платы.
Редактор плат FPGA: интерфейс пользователя для просмотра или редактирования информации о платах.
Сначала просмотрите требования к плате FPGA, а затем выполните действия, описанные в разделе Создание пользовательского определения платы FPGA.
Выберите одну из следующих ссылок для просмотра текущего списка поддерживаемых семейств устройств FPGA:
Для использования с FPGA-in-the-loop (FIL) см. Поддерживаемые семейства устройств FPGA для настройки платы (HDL Verifier).
Для использования с FPGA «под ключ» см. раздел Поддерживаемые семейства устройств FPGA для настройки платы.
Требуется Altera ® Quartus ® II или Xilinx ® ISE. Конкретные версии программного обеспечения см. в документации по программному обеспечению HDL Coder или HDL Verifier.
Для использования «под ключ» FIL или FPGA необходимы следующие инструменты MathWorks ®.
| Технологический процесс | Необходимые инструменты |
|---|---|
| FPGA-в-контуре |
|
| FPGA «под ключ» |
|
Для использования платы разработки FPGA убедитесь в наличии следующих ресурсов FPGA:
Синхросигнал: требуется внешний синхросигнал, подключенный к FPGA. Тактовый сигнал может быть дифференциальным или односторонним. Принятая тактовая частота - от 5 МГц до 300 МГц. При использовании с FIL существуют дополнительные требования к тактовой частоте (см. Требования к подключению Ethernet для FPGA-in-the-Loop).
Сброс: внешний сигнал сброса, подключенный к FPGA, является необязательным. При подаче этот сигнал выполняет функцию глобального сброса в конструкцию FPGA.
Кабель загрузки JTAG: для программирования FPGA требуется кабель загрузки JTAG, соединяющий хост-компьютер и плату FPGA. FPGA должна быть программируемой с использованием Xilinx iMPACT или Altera Quartus II.
Поддерживаемое устройство Ethernet PHY. На плате FPGA MAC Ethernet реализован в FPGA. Для подключения физической среды к уровню доступа к среде (MAC) в FPGA на плате FPGA необходимо наличие микросхемы Ethernet PHY.
Примечание
При программировании FPGA программа HDL Verifier предполагает, что к хост-компьютеру подключен только один кабель загрузки. Также предполагается, что программное обеспечение программирования FPGA автоматически распознает кабель. Если нет, используйте программное обеспечение программирования FPGA для программирования FPGA с правильными опциями.
Функция FIL тестируется со следующими микросхемами Ethernet PHY и может не работать с другими устройствами Ethernet PHY.
| Микросхема Ethernet PHY | Тест |
|---|---|
| Марвелл ® Аляска 88E1111 | Для интерфейсов GMII, RGMII, SGMII и 100 MII Base-T |
| Национальный полупроводниковый DP83848C | Только для интерфейса 100 Base-T MII |
Физический интерфейс Ethernet. Микросхема Ethernet PHY должна быть подключена к FPGA с помощью одного из следующих интерфейсов:
| Интерфейс | Примечание |
|---|---|
| Гигабитный медиа-независимый интерфейс (GMII) | Этот интерфейс поддерживает скорость только 1000 Мбит/с. |
| Уменьшенный гигабитный медиа-независимый интерфейс (RGMII) | Этот интерфейс поддерживает скорость только 1000 Мбит/с. |
| Последовательный гигабитный медиа-независимый интерфейс (SGMII) | Этот интерфейс поддерживает скорость только 1000 Мбит/с. |
| Медиа-независимый интерфейс (MII) | Этот интерфейс поддерживает скорость только 100 Мбит/с. |
Примечание
Для GMII сигнал TXCLK (тактовый сигнал для сигнала 10/100 Мбит/с) не требуется, поскольку поддерживается только скорость 1000 Мбит/с.
В дополнение к стандартным сигналам интерфейса GMII/RGMII/SGMII/MII, FPGA-in-the-loop также требует сигнала сброса микросхемы PHY Ethernet (ETH_RESET_n). Этот сигнал сброса с низким активным уровнем выполняет аппаратный сброс PHY с помощью FPGA. Он активен-низок.
Особые аспекты синхронизации для RGMII. При использовании интерфейса RGMII MAC в FPGA предполагает, что данные выровнены по границам опорного тактового сигнала, как указано в исходном стандарте RGMII v1.3. В этом случае конструкции плат ПК обеспечивают дополнительную задержку трассировки для тактовых сигналов.
Стандарт RGMII v2.0 позволяет преобразователю интегрировать эту задержку, так что задержка платы ПК не требуется. Marvell Alaska 88E1111 имеет внутренние регистры для добавления внутренних задержек к часам RX и TX. Внутренние задержки не добавляются по умолчанию, что означает, что необходимо использовать модуль MDIO для настройки 88E1111 Marvell для добавления внутренних задержек. Для получения дополнительной информации о модуле MDIO см. FIL I/O.
Специальные требования к тактовой частоте для интерфейса GMII/RGMII/SGMII. Когда используются интерфейсы GMII/RGMII/SGMII, FPGA требует точного тактового сигнала 125 МГц для управления связью 1000 Мбит/с. Этот синхросигнал извлекается из внешнего синхросигнала, поставляемого пользователем, с использованием модуля синхросигналов или PLL.
Не все внешние тактовые частоты могут получать точную тактовую частоту 125 МГц. Допустимые тактовые частоты изменяются в зависимости от семейства устройств FPGA. Рекомендуемые тактовые частоты: 50, 100, 125 и 200 МГц.
| Продавец | Необходимое оборудование | Необходимое программное обеспечение |
|---|---|---|
| Intel ® | Кабель для загрузки USB Blaster I или USB Blaster II |
|
| Xilinx | Кабель для загрузки Digilent ®.
|
|
Кабель FTDI USB-JTAG
| Поддерживается для операционных систем Windows. Примечание Поддержка FTDI USB JTAG доступна только для MATLAB в качестве AXI Master и FPGA Data Capture. | |
| Микросеми ® | Подключение JTAG не поддерживается | |