Сгенерированный код можно проверить с помощью тестового стенда HDL, косимуляции (требуется Verifier™ HDL) или FPGA-in-the-loop (требуется проверка HDL).
Моделирование FPGA-in-the-loop (FIL) позволяет выполнять моделирование Simulink ® или MATLAB ® с платой FPGA, строго синхронизированной с этим программным обеспечением. При использовании FIL в консультанте по рабочим процессам HDL Coder™ использует загруженную конструкцию для создания кода HDL. См. FPGA-in-the-Loop (верификатор HDL).
Требования к испытательному стенду MATLAB и рекомендации по созданию кодов HDL
Что такое испытательный стенд MATLAB, требования и рекомендации по созданию кода HDL.
Укажите частоту включения тактового генератора тестового стенда
Укажите частоту переключения включения часов стенда тестирования.
Проверка кода с помощью испытательного стенда HDL
Смоделировать создаваемую конструкцию ЛПВП с использованием тестовых векторов с испытательного стенда с помощью указанного инструмента моделирования.
Создание испытательного стенда
HDL Coder записывает стимулирующие и справочные данные DUT из моделирования MATLAB или Simulink в файлы данных (.dat).
Описывает рабочий процесс MATLAB-HDL
Настройка для косимуляции HDL (верификатор HDL)
Чтобы косимулировать код HDL с помощью MATLAB или Simulink, необходимо сначала:
Автоматическая проверка сгенерированного кода HDL от MATLAB (HDL Verifier)
Проверьте созданный код HDL с помощью созданного сценария косимуляции.
Рабочие процессы моделирования FPGA-in-the-Loop (верификатор HDL)
Выберите создание блока или системного object™ и выберите, следует ли использовать мастер FIL или помощник по рабочим процессам HDL.
