При создании кода HDL в HDL Workflow Advisor созданный код можно загрузить на плату FPGA. При необходимости можно создать модель Simulink ®, включающую блок FPGA-in-the-Loop, который взаимодействует с конструкцией HDL, работающей на плате FPGA. Модель также включает в себя исходную генерацию стимула Simulink, поведенческую модель и блоки, отображающие или анализирующие выходные данные. Модель сравнивает выходные данные блока FPGA-in-the-Loop с выходными данными подсистемы-источника.
Для использования этой функции необходимо установить пакет поддержки HDL Verifier для плат Xilinx ® или Altera ® FPGA. См. Аппаратное обеспечение, поддерживаемое функцией проверки HDL (HDL Verifier Supported Hardware, HDL Verifier).
hdlcoder.WorkflowConfig | Настройка рабочих процессов создания и развертывания кода HDL |
Моделирование FIL с помощью консультанта по рабочим процессам HDL для Simulink (верификатор HDL)
Создайте модель FPGA в цикле с помощью помощника по рабочим процессам HDL.
Рабочие процессы моделирования FPGA-in-the-Loop (верификатор HDL)
Выберите создание блока или системного object™ и выберите, следует ли использовать мастер FIL или помощник по рабочим процессам HDL.
Запуск потока операций HDL со сценарием
Экспорт, импорт или настройка сценария командной строки рабочего процесса HDL.
Начало работы с интерфейсом командной строки рабочего процесса HDL
В этом примере показано, как использовать помощник по рабочим процессам HDL для выполнения рабочих процессов HDL из командной строки и функции «Экспорт в сценарий».
FPGA-in-the-Loop (верификатор HDL)