Обзор

Рабочие процессы моделирования FPGA в цикле

Выберите создание блока или системного object™ и выберите, следует ли использовать мастер FIL или помощник по рабочим процессам HDL.

Моделирование FPGA в контуре

Моделирование FPGA-in-the-loop (FIL) предоставляет возможность использовать программное обеспечение Simulink или MATLAB для тестирования конструкций в реальном оборудовании для любого существующего кода HDL.

Требования к FIL и подготовка

Подготовка DUT к генерации интерфейса FIL

Рекомендации DUT по моделированию блоков и системных объектов в режиме FIL.

Загрузить пакет поддержки платы FPGA

Пакеты поддержки плат FPGA содержат файлы определений для всех поддерживаемых плат для моделирования FPGA-in-the-loop (FIL), сбора данных или основной платы MATLAB AXI.

Настройка программных средств проектирования FPGA

Задайте путь MATLAB к программному обеспечению Xilinx ®, ^Microsemi ® и ^Intel ®.

Настройка управляемого оборудования

Описывает шаги процесса автоматической настройки пакета поддержки для конфигурирования оборудования для использования с FPGA-in-the-loop.

Ручная настройка оборудования

Описывает шаги, необходимые для подготовки аппаратных средств и инструментальных средств для FIL.

Создание интерфейса FIL из прежнего кода

Создание блоков с помощью мастера FIL

Создайте блок FPGA-in-the-Loop из существующих исходных файлов HDL, а затем включите реализацию FPGA в симуляцию Simulink.

Создание системных объектов с помощью мастера FIL

Создайте объект FPGA-in-the-Loop System из существующих исходных файлов HDL, затем включите реализацию FPGA в моделирование MATLAB.

Проверка реализации HDL PID-контроллера с использованием FPGA-in-the-Loop

В этом примере показано, как настроить приложение FPGA-in-the-Loop (FIL) с помощью Verifier™ HDL.

Проверка цифрового повышающего преобразователя с помощью FPGA-in-the-Loop

В этом примере показано, как с помощью моделирования FPGA-in-the-Loop проверить конструкцию цифрового повышающего преобразователя, созданного с помощью Coder™ HDL Filter Design.

Создание системного объекта FIL из кода MATLAB (требуется лицензия HDL Coder)

Моделирование FIL с помощью консультанта по рабочим процессам HDL для MATLAB

Создайте объект FPGA-in-the-loop System и тестовый стенд с помощью помощника по рабочим процессам HDL.

Создание блока FIL на основе модели Simulink (требуется лицензия HDL Coder)

Создание тестового стенда и включение покрытия кода с помощью помощника по рабочим процессам HDL (кодер HDL)

Создайте тестовый стенд и покрытие кода для сгенерированного кода HDL с помощью помощника по рабочим процессам HDL.

Моделирование FIL с помощью консультанта по рабочим процессам HDL для Simulink

Создайте модель FPGA в цикле с помощью помощника по рабочим процессам HDL.