Как MATLAB ® можно использовать в качестве испытательного стенда для компонента HDL. Мы составляем фильтр нижних частот HDL, а затем тестируем его с помощью matlabtb.

Иллюстрирует запуск ModelSim ® или Imcisive ® HDL Simulator в пакетном режиме для тестирования компонента HDL с помощью тестового стенда MATLAB ®. В этой демонстрации мы скомпилируем фильтр нижних частот HDL, разработанный и сгенерированный с помощью Coder™ HDL Filter Design, а затем тестируем его ответ с помощью функции HDL Verifier™ matlabtb. Вся косимуляция выполняется в пакетном режиме.

В этих примерах показано, как MATLAB ® может использоваться для реализации компонента фильтра, используемого в модели HDL. Пример компилирует генератор VHDL/Verilog, определяет компонент фильтра, моделируемый с помощью MATLAB, и запускает моделирование HDL. В этом примере требуется временная папка для создания рабочего проекта ModelSim VHDL или Incisive Verilog. После создания проекта HDL этот пример запускает имитатор HDL (для этого требуется доступ к ModelSim/Incisive из командной строки). В этом примере для завершения связи используется общая память, поэтому требуется, чтобы имитатор HDL находился на том же компьютере, что и MATLAB. После компиляции проекта моделирование можно выполнить в ModelSim/Incisive.

Пример манчестерского приемника показывает, как использовать Verifier™ HDL для проектирования, тестирования и проверки модели манчестерского приемника VHDL с возможностями восстановления часов.

MODIMSPECDISP показывает, как MATLAB ® может использоваться для реализации компонента VHDL, который используется для отображения спектра сигнала из проекта VHDL в ModelSim ®. Этот пример компилирует источник VHDL, содержащий синусоидальный сигнал скачкообразной перестройки частоты, питающий фильтр нижних частот, и определяет компонент отображения спектра в MATLAB. Компонент MATLAB буферизирует свои входы в кадры 128 выборок и отображает спектры нефильтрованных и отфильтрованных сигналов во время выполнения моделирования. В этом примере требуется временная рабочая папка для создания рабочего проекта ModelSim VHDL. После создания проекта VHDL в этом примере запускается ModelSim (для этого требуется доступ к ModelSim из командной строки). Этот пример использует общую память для завершения связи и поэтому требует, чтобы ModelSim находился на том же компьютере, что и MATLAB. После компиляции проекта моделирование можно запустить в ModelSim.