Вы можете использовать socExportReferenceDesign функция для создания ссылочной конструкции из модели SoC Blockset™ и избегания ручных шагов, необходимых для создания и регистрации пользовательской ссылочной конструкции. Функция генерирует эти артефакты.
Файлы регистрации плат
Файл регистрации ссылочного проекта
IP-репозиторий
Файлы проекта
Файлы ограничений
Модели SoC могут быть одним из этих типов.
Модель SoC с FPGA, памятью и опциональным вводом-выводом (без процессора)
Модель SoC с процессором, FPGA, памятью и опциональным вводом-выводом
При экспорте пользовательской ссылочной конструкции из модели SoC ссылочная конструкция не включает тестируемую конструкцию (DUT), и интерфейс с DUT открывается. После создания ссылочного проекта можно интегрировать пользовательский IP-адрес с помощью инструмента «Помощник по рабочим процессам HDL». Пользовательский IP-адрес должен иметь тот же интерфейс, что и блок алгоритма FPGA.
Чтобы экспортировать пользовательскую ссылочную конструкцию, сначала создайте модель SoC для моделирования системы и ввода-вывода, доступных на плате. Чтобы создать модель SoC Blockset, используйте один из следующих методов.
Создайте модель с помощью шаблона набора блоков SoC (рекомендуется). Дополнительные сведения см. в разделе Использование шаблона для создания модели SoC.
Создание модели SoC с нуля. Дополнительные сведения см. в разделе Создание приложения проекта SoC.
Включите подсистему DUT в модель. Эта подсистема должна иметь тот же интерфейс, что и разрабатываемое ядро IP. Поскольку созданная эталонная конструкция не включает подсистему DUT, DUT может быть простой моделью или просто проходным блоком.
Можно использовать MATLAB в качестве ведущей функции AXI в экспортируемой ссылочной конструкции для взаимодействия с устройством SoC с хоста. В Simulink ® откройте диалоговое окно Параметры конфигурации (Configuration Parameters), щелкнув Параметры модели (Model Settings) на вкладке Моделирование (Modeling) и на левой панели выберите Реализация оборудования (Hardware Implementation). Затем разверните узел Целевые аппаратные ресурсы, выберите дизайн FPGA (верхнего уровня), а затем выберите Включить IP-адрес 'MATLAB AXI Master' для взаимодействия на основе хоста.
В поле тактовая частота ядра IP (МГц) укажите тактовую частоту ядра IP в МГц.
Чтобы убедиться, что модель SoC поддерживает создание кода, используйте инструмент SoC Builder для создания исполняемых файлов и развертывания модели. Дополнительные сведения об инструменте SoC Builder см. в разделе Создание конструкции SoC.
Пример, показывающий этот рабочий процесс в случае только FPGA, см. в разделе Экспорт пользовательского ссылочного проекта.
Дерево устройств (DT) - это структура данных, описывающая аппаратное обеспечение операционной системы. При добавлении IP-адреса в конструкцию необходимо создать новое дерево устройств, чтобы операционная система могла получить доступ к IP-адресу.
Если модель содержит подсистемы FPGA и процессора, перед экспортом эталонной конструкции необходимо выполнить следующие дополнительные шаги.
В параметрах конфигурации нажмите Hardware Implementation слева. Затем разверните узел Целевые аппаратные ресурсы и выберите Включить систему обработки в конструкцию FPGA (верхний уровень).
Запустите инструмент SoC Builder, следуйте инструкциям по созданию кода и загрузите двоичные файлы в FPGA. Этот шаг необходим, поскольку SoC Builder автоматически создает файл дерева устройств (.dtb) на карте памяти SD с именем hdlcoder_rd/soc_prj.output.dtb и модель программного обеспечения с соответствующими именами устройств.
Копирование файла дерева устройств из папки hdlcoder_rd в корневую папку SD-карты. В созданном plugin_rd.m файл пользовательского дерева устройств указывается как:
hRD.DeviceTreeName = 'soc_prj.output.dtb';
socExportReferenceDesign ФункцияЭкспорт пользовательской ссылочной конструкции для модели с помощью socExportReferenceDesign функция. Например, для модели с именем soc_image rotationвведите этот код в командной строке MATLAB ®.
socExportReferenceDesign('soc_image_rotation')Функция создает эти артефакты в текущей папке.
Файлы регистрации плат
Файл регистрации ссылочного проекта
IP-репозиторий
Файлы проекта
Файлы ограничений
Добавьте созданную папку в путь MATLAB. Используйте инструмент HDL Workflow Advisor, чтобы выполнить инструкции по интеграции IP-адресов и созданию аппаратных и программных исполняемых файлов для развертывания на устройстве SoC.
Пример полного рабочего процесса в случае только FPGA см. в разделе Экспорт пользовательского ссылочного проекта. Если модель включает систему обработки, эти дополнительные шаги требуются при использовании инструмента Помощник по рабочим процессам HDL.
В Simulink щелкните правой кнопкой мыши блок DUT, который требуется интегрировать в ссылочный проект, и выберите «Код HDL» > «Помощник по рабочим процессам HDL», чтобы открыть инструмент «Помощник по рабочим процессам HDL». В качестве альтернативы используйте hdladvisor (Кодер HDL).
На шаге 1.1 установите целевой рабочий процесс в значение IP Core Generation и целевая платформа к платформе, генерируемой socExportReferenceDesign функция.
Щелкните Запустить эту задачу, чтобы запустить задачу Задать целевое устройство и средство синтеза.
На шаге 1.3 установите целевой интерфейс, подключив каждый порт в IP к соответствующему порту в эталонной конструкции.
Щелкните Выполнить эту задачу, чтобы запустить задачу Задать целевой интерфейс.
Перейдите к остальным шагам инструмента «Помощник по рабочим процессам HDL».
(Необязательно) На шаге 4.2 можно создать модель программного интерфейса с блоками драйверов ядра IP (требуется лицензия Embedded Coder ®). Если выбрана генерация этой модели интерфейса программного обеспечения, снимите флажок Пропустить эту задачу в разделе Генерация модели интерфейса программного обеспечения с блоками драйверов ядра IP для генерации кода C.
Дополнительные сведения см. в разделе «Создание модели интерфейса программного обеспечения» документа Начало работы с платформой Targeting Xilinx Zynq (кодер HDL).
Созданная модель программного интерфейса содержит блоки драйверов AXI, соответствующие интерфейсу подсистемы DUT. Для имени устройства установлено значение '/dev/mwipcore' по умолчанию. Измените имя устройства в этих блоках драйверов AXI в соответствии с именем в файле дерева устройств, используемом изображением SD-карты.
Существует несколько способов найти имя устройства:
Имя устройства является производным от имени DUT модели SoC. При экспорте ссылочной конструкции с использованием модели SoC с именем DUT, указанным как 'soc_hwsw_stream_fpga/FPGA Algorithm Wrapper', сгенерированное имя устройства в блоках драйверов AXI '/dev/mwfpga_algorithm_wrapper_ip0'.
Найдите имя устройства в образе операционной системы после загрузки устройства SoC. Для этого войдите в систему платы с использованием протоколов UART или SSH и выполните следующее:
ls/dev
На шаге 4.4 установите для параметра Programming method значение Download.
Когда средство помощника по рабочим процессам HDL завершает построение, оно возвращает созданный файл битового потока. Программирование FPGA с созданным файлом битового потока.
Теперь можно развернуть модель интерфейса программного обеспечения в автономном режиме или использовать ее во внешнем режиме для взаимодействия с устройством SoC. Пример см. в разделе «Запуск модели интерфейса программного обеспечения на оборудовании Zynq ZC702» документа Начало работы с платформой Targeting Xilinx Zynq (кодер HDL).