В этом примере показано, как сопоставить порты DUT в сгенерированном IP-ядре HDL с AXI4-Stream интерфейсами.
Создайте объект для целевого устройства.
hFPGA =
fpga with properties:
Vendor: "Xilinx"
Interfaces: [0x0 fpgaio.interface.InterfaceBase]
Добавьте интерфейс AXI4-Stream к hFPGA
объект при помощи addAXI4StreamInterface
функция.
Задайте порт DUT как hdlcoder.DUTPort
Объектному массиву и затем сопоставьте порт с AXI4-Stream интерфейсом.
Сопоставьте объекты портов DUT с AXI4-Stream интерфейсом. Эта информация сохранена как свойство на hFPGA
объект.
ans =
AXI4Stream with properties:
InterfaceID: "AXI4-Stream"
WriteEnable: 1
ReadEnable: 1
WriteFrameLength: 1024
ReadFrameLength: 1024
WriteDriver: [1×1 fpgaio.driver.AXIStreamIIOWrite]
ReadDriver: [1×1 fpgaio.driver.AXIStreamIIORead]
InputPorts: "x_in_data"
OutputPorts: "y_out_data"