Генерация UVM

Сгенерируйте компоненты UVM из Simulink® подсистемы

Сгенерируйте тестовые компоненты универсальной методологии верификации (UVM) и тестируемый поведенческий проект (DUT) из модели Simulink. Сгенерированные компоненты можно использовать двумя способами.

  • Сгенерируйте модель верхней части UVM с испытательного стенда и поведенческой (DUT). Используйте сгенерированный верхний модуль UVM в качестве тестового окружения и замените сгенерированный поведенческий DUT на собственную модель симуляции.

  • Сгенерируйте тестовые компоненты UVM и интегрируйте их в существующее окружение UVM.

Эта функция требует Simulink Coder™.

Функции

uvmbuildСгенерируйте испытательный стенд UVM из модели Simulink

Объекты

uvmcodegen.uvmconfigОбъект строения UVM

Темы

Обзор генерации компонентов UVM

Сгенерируйте универсальную методологию верификации (UVM) из модели Simulink.

Настройка сгенерированного кода UVM

Настройте файл баннеры и время симуляции HDL при генерации испытательного стенда UVM.

Сгенерируйте утверждения SystemVerilog и функциональное покрытие

Сгенерируйте SystemVerilog немедленные утверждения от verify операторы и моделируют блоки верификации, и собирают информацию о функциональном покрытии (требует лицензии Simulink Test™).

Используйте настраиваемые параметры для обобщения симуляции UVM

Сгенерируйте параметры UVM из настраиваемых параметров Simulink.

Настраиваемые параметры в подсистеме последовательности

Сгенерируйте параметры случайных ограничений в последовательности UVM из настраиваемых параметров Simulink.

Настраиваемые параметры в подсистеме табло

Сгенерируйте параметры случайных ограничений в табло UVM из настраиваемых параметров Simulink.

Рекомендуемые примеры

Generate Parameterized UVM Test Bench from Simulink

Сгенерируйте параметризованный испытательный стенд UVM из Simulink

Разработайте проект и испытательный стенд в Simulink ® и сгенерируйте эквивалентную симуляцию для окружения универсальной методологии верификации (UVM) с помощью uvmbuild. Связанные примеры показывают, как можно расширить этот испытательный стенд, чтобы доработать верификацию с помощью драйверов для конкретного протокола, ограниченных случайных последовательностей и параметризованных табло.

Открытый пример
Replace Behavioral DUT with AXI-Based RTL DUT in UVM Test Bench

Замените поведенческий DUT на RTL на основе AXI в UVM Испытательного стенда

Перейдите от простого поведенческого интерфейса DUT к интерфейсу RTL DUT, который использует протоколы шины AXI Lite и AXI Stream. Некоторые компоненты UVM должны быть изменены, такие как драйвер и монитор, но исходная структура испытательного стенда и компоненты последовательности и табло могут быть повторно использованы без изменений.

Откройте модель
Add Random Constraints to Sequences in UVM Test Bench

Добавьте случайные ограничения к последовательностям в UVM Испытательного стенда

Добавьте ограниченную случайную верификацию к испытательному стенду универсальной методологии верификации (UVM), сгенерированному Simulink ®. И параметры Simulink, и входные порты к генерации стимула приводят к случайным представителям данных класса последовательности в испытательном стенде UVM. Благодаря использованию стандартных наследований классов UVM и заводских переопределений инженер по верификации проекта может добавить новые и ценные ограниченные случайные тестовые шкалы в свой тестовый набор UVM.

Открыть скрипт
Change Parameters of Scoreboard in UVM Test Bench

Изменение параметров табло в UVM- Испытательного стенда

Управляйте параметрами проверки отклика в тестовом стенде UVM, сгенерированном Simulink ®. Такая параметризация помогает инженеру по верификации проекта повторно использовать табло при различных сценариях тестирования. Параметры Simulink в чекер приведут к объекту строения, значения которого могут быть установлены в производном тестовом классе (рандомизированном или нет) или непосредственно через командную строку плюс arg.

Откройте модель
Include Driver and Monitor in UVM Test Bench

Включите драйвер и монитор в испытательный стенд UVM

Использует функцию uvmbuild, чтобы сгенерировать испытательный стенд универсальной методологии верификации (UVM), который включает драйвер UVM и монитор от проекта и теста Simulink ®.

Открыть Live Script

HDL Verifier документация

Поддержка

Для просмотра документации необходимо авторизоваться на сайте