Exponenta Banner

hdlcoder. Класс ReferenceDesign

Пакет: hdlcoder

Регистрационный объект исходного проекта, который описывает исходный проект SoC

расширьте все на странице

Описание

refdesign = hdlcoder.ReferenceDesign('SynthesisTool', toolname) создает объект исходного проекта, что вы используете, чтобы указать пользовательский исходный проект для платформы SoC.

Чтобы задать характеристики вашего исходного проекта, установите свойства объекта исходного проекта.

Используйте версию инструмента исходного проекта, которая совместима с поддерживаемой версией инструмента. Если вы выбираете различную версию инструмента, возможно, что HDL Coder™ не может создать проект исходного проекта для интегрирования ядра IP.

Конструкция

refdesign = hdlcoder.ReferenceDesign('SynthesisTool',toolname) создает объект исходного проекта, что вы используете, чтобы указать пользовательский исходный проект для платформы SoC.

Входные параметры

развернуть все

Имя инструмента Synthesis, заданное как вектор символов.

Пример: 'Altera Quartus II'

Свойства

развернуть все

Имя исходного проекта, заданное как вектор символов. В HDL Workflow Advisor это имя появляется в выпадающем списке Reference design.

Пример: 'Default system (Vivado 2015.4)'

Совет сопоставлен с этим исходным проектом, заданным как вектор символов.

Пример: 'Enclustra Mars ZX3 with PM3 base board'

Одна или несколько версий инструмента, которые работают с этим исходным проектом, заданным как массив ячеек из символьных векторов.

Пример: {'2015.4'}

Пример: {'13.7','14.0'}

Один или несколько файлов конструктивного ограничения, заданных как массив ячеек из символьных векторов. Это свойство является дополнительным.

Пример: {'MarsZX3_PM3.xdc'}

Пример: {'MyDesign.qsf'}

Один или несколько относительных путей к файлам или папкам, которых исходный проект требует, заданный как массив ячеек из символьных векторов. Это свойство является дополнительным.

Примеры необходимых файлов или папок:

  • Существующее ядро IP используется в исходном проекте.

    Например, если ядро IP, my_ip_core, находится в папке исходного проекта, установите CustomFiles на {'my_ip_core']

  • XML-файл определения PS7.

    Например, чтобы включать XML-файл определения PS7, ps7_system_prj.xml, в папке, data, установил CustomFiles на {fullfile('data', 'ps7_system_prj.xml')}

  • Папка, содержащая существующие ядра IP, используется в исходном проекте. HDL Coder только поддерживает определенное имя папки ядра IP для каждого инструмента синтеза:

    • Для Altera® Qsys файлы ядра IP должны быть в папке под названием ip. Установите CustomFiles на {'ip'}.

    • Для Xilinx® Vivado® файлы ядра IP или zip-файл, содержащий файлы ядра IP, должны быть в папке под названием ipcore. Установите CustomFiles на {'ipcore'}.

    • Для Xilinx EDK файлы ядра IP должны быть в папке под названием pcores. Установите CustomFiles на {'pcores'}.

Примечание

Чтобы добавить модули IP в исходный проект, рекомендуется создать папку репозитория IP, которая содержит эти модули IP, и затем используйте метод addIPRepository.

Пример: {'my_ip_core'}

Пример: {fullfile('data', 'ps7_system_prj.xml')}

Пример: {'ip'}

Пример: {'ipcore'}

Пример: {'pcores'}

Задайте zip-файл кэша IP, чтобы включать в ваш проект. Когда вы запускаете рабочий процесс IP Core Generation в HDL Workflow Advisor, генератор кода извлекает этот файл в задаче Create Project. Задача Build FPGA Bitstream снова использует кэш IP, который ускоряет синтез исходного проекта.

Это свойство является дополнительным.

Пример: 'ipcache.zip'

Задайте, хотите ли вы, чтобы генератор кода сообщил об отказах синхронизации в задаче Build FPGA Bitstream как предупреждения или ошибки. Когда вы запускаете рабочий процесс IP Core Generation в HDL Workflow Advisor, по умолчанию, генератор кода сообщает о любых отказах синхронизации как об ошибке. Если вы реализовали пользовательскую логику, чтобы разрешить отказы синхронизации, можно задать эти отказы, о которых сообщат как предупреждение вместо ошибки. Чтобы узнать больше, смотрите Решимость Синхронизировать Отказы в Генерации Ядра IP и Рабочих процессах ввода-вывода FPGA Simulink Real-Time.

Это свойство является дополнительным.

Пример: 'hdlcoder.ReportTiming.Warning'

Методы

CallbackCustomProgrammingMethodУказатель на функцию для пользовательской функции обратного вызова, которая выполняется во время задачи Целевого устройства Программы в Советнике по вопросам Рабочего процесса
EmbeddedCoderSupportPackageЗадайте, использовать ли пакет поддержки Embedded Coder
PostBuildBitstreamFcnУказатель на функцию для функции обратного вызова, которая выполняется после задачи Потока битов FPGA Сборки в HDL Workflow Advisor
PostCreateProjectFcnУказатель на функцию для функции обратного вызова, которая выполняется после, Создает задачу Проекта в HDL Workflow Advisor
PostSWInterfaceFcnУказатель на функцию для пользовательской функции обратного вызова, которая выполняется после, Генерирует задачу Модели Программного интерфейса в HDL Workflow Advisor
PostTargetInterfaceFcnУказатель на функцию для функции обратного вызова, которая выполняется после Поставившей Целевой Интерфейсной задачи в HDL Workflow Advisor
PostTargetReferenceDesignFcnУказатель на функцию для функции обратного вызова, которая выполняется после Целевой задачи Исходного проекта Набора в HDL Workflow Advisor
addAXI4MasterInterfaceДобавьте и задайте интерфейс AXI4 Master
addAXI4SlaveInterfaceДобавьте и задайте ведомый интерфейс AXI4
addClockInterfaceДобавьте часы и сбросьте интерфейс
addCustomEDKDesignЗадайте Xilinx файл проекта MHS EDK
addCustomQsysDesignЗадайте файл проекта Altera Qsys
addCustomVivadoDesignУкажите, что Xilinx Vivado экспортировал блочную конструкцию файл Tcl
addIPRepositoryВключайте модули IP от своей папки репозитория IP в вашем пользовательском исходном проекте
addInternalIOInterfaceДобавьте и задайте внутренний интерфейс IO между сгенерированным IP базовые и существующие ядра IP
addParameterДобавьте и задайте пользовательские параметры для своего исходного проекта
validateReferenceDesignПроверяйте значения свойств в объект исходного проекта

Смотрите также

Темы

Представленный в R2015a

Документация HDL Coder
Поддержка