Можно сгенерировать файл программирования FPGA и интерфейс Simulink Real-Time FPGA I/O для развертывания на плате Speedgoat. Смотрите Рабочий процесс Генерации Ядра IP для Модулей ввода-вывода Speedgoat.
hdlcoder.Board | Объект регистрации плат, который описывает SoC пользовательская плата |
hdlcoder.ReferenceDesign | Регистрационный объект исходного проекта, который описывает исходный проект SoC |
hdlcoder.WorkflowConfig | Сконфигурируйте рабочие процессы развертывания и генерация HDL-кода |
Программирование FPGA и настройка
Как выбор и выполнение автоматизированная генерация кода и рабочий процесс синтеза для целевого устройства Speedgoat
Рабочий процесс генерации ядра IP для модулей ввода-вывода Speedgoat
Узнать, как использовать рабочий процесс Генерации Ядра IP с модулями ввода-вывода Speedgoat и встроить ядро IP в исходный проект.
Целевые Советы FPGA программы или устройства SoC
Как программировать целевое Оборудование Intel или Xilinx
Разверните модели объекта управления Simscape™ на модулях ввода-вывода FPGA Speedgoat
Как развернуть сгенерированный HDL-код от моделей Simscape™ до модулей Speedgoat IO.
Разрешите отказы синхронизации в шаге Потока битов FPGA Сборки Рабочего процесса Генерации Ядра IP или Рабочего процесса ввода-вывода FPGA Simulink Real-Time для Находящихся в Vivado Советов.
