Exponenta Banner

Автономные Советы FPGA

Сгенерируйте и разверните HDL-код на платах Xilinx® или Intel®

Чтобы развернуть ваш проект на автономной плате FPGA Intel или Xilinx, необходимо установить Пакет Поддержки HDL Coder™ для Советов FPGA Intel или Пакет Поддержки HDL Coder для Советов FPGA Xilinx соответственно. Дополнительные сведения см. в HDL Coder Поддерживаемые аппаратные средства.

Классы

hdlcoder.BoardОбъект регистрации плат, который описывает SoC пользовательская плата
hdlcoder.ReferenceDesignРегистрационный объект исходного проекта, который описывает исходный проект SoC
hdlcoder.WorkflowConfigСконфигурируйте рабочие процессы развертывания и генерация HDL-кода

Темы

Генерация ядра IP

Образцовый проект для ведомой интерфейсной генерации AXI4

Как разработать вашу модель для AXI4 или AXI4-облегченные интерфейсы для скалярных или векторных портов и считать назад значения.

Образцовый проект для AXI4-потоковой генерации интерфейса

Как разработать вашу модель для AXI4-потокового вектора, или скаляр соединяют интерфейсом с генерацией

Образцовый проект для AXI4-потоковой генерации видеоинтерфейса

Как разработать вашу модель для генерации ядра IP с AXI4-потоковыми видеоинтерфейсами

Образцовый проект для основной интерфейсной генерации AXI4

Описание Основного протокола AXI4, и как можно разработать модель для генерации ядра IP с AXI4-основными интерфейсами.

Рабочий процесс генерации ядра IP для автономных устройств FPGA

Узнать, как использовать рабочий процесс Генерации Ядра IP с автономными устройствами FPGA и встроить ядро IP в исходный проект.

Программа Xilinx и Советы Intel

Целевые Советы FPGA программы или устройства SoC

Как программировать целевое Оборудование Intel или Xilinx

Программа автономная макетная плата FPGA Xilinx от Simulink (пакет поддержки HDL Coder для Советов FPGA Xilinx)

Этот пример показывает, как предназначаться для макетной платы FPGA Xilinx для синтеза с помощью рабочего процесса Тюремщика FPGA.

Программа автономная макетная плата FPGA Altera от Simulink (пакет поддержки HDL Coder для Советов FPGA Intel)

Этот пример показывает, как предназначаться для макетной платы Altera® FPGA для синтеза с помощью рабочего процесса Тюремщика FPGA.

Программа автономная макетная плата FPGA Xilinx из MATLAB (пакет поддержки HDL Coder для Советов FPGA Xilinx)

Рабочий процесс Тюремщика FPGA для развертывания на автономном оборудовании FPGA

Программа автономная макетная плата FPGA Altera из MATLAB (пакет поддержки HDL Coder для Советов FPGA Intel)

Рабочий процесс Тюремщика FPGA для развертывания на автономном оборудовании FPGA

Сопутствующая информация

Поиск и устранение проблем

Разрешите отказы синхронизации в генерации ядра IP и рабочих процессах ввода-вывода FPGA Simulink Real-Time

Разрешите отказы синхронизации в шаге Потока битов FPGA Сборки Рабочего процесса Генерации Ядра IP или Рабочего процесса ввода-вывода FPGA Simulink Real-Time для Находящихся в Vivado Советов.

Популярные примеры

IP Core Generation Workflow with a MicroBlaze processor: Xilinx Kintex-7 KC705

Рабочий процесс Генерации Ядра IP с процессором MicroBlaze: Xilinx Kintex-7 KC705

Используйте Рабочий процесс Генерации Ядра IP HDL Coder™, чтобы разработать исходный дизайн для частей Xilinx® без встроенного существующего процессора ARM®, но которые все еще используют сгенерированный интерфейс AXI HDL Coder™, чтобы управлять DUT. А именно, этот пример будет использовать плату Xilinx Kintex-7 KC705, и мягкий процессор MicroBlaze™, запускающий LightWeightIP, (lwIP) базировался, сервер встроенного программного обеспечения TCP/IP в исходном проекте, чтобы получить доступ к HDL Coder™ сгенерировал регистры DUT отовсюду в связанной сети. Далее, этот пример также подсветит различие между доступом к данным из набора регистров, реализованных как несколько скалярных портов и набором регистров, реализованных как один векторный порт.

Открыть скрипт
IP Core Generation Workflow without an Embedded ARM Processor: Xilinx Kintex-7 KC705

Рабочий процесс генерации ядра IP без встроенного процессора ARM: Xilinx Kintex-7 KC705

Используйте Рабочий процесс Генерации Ядра IP HDL Coder™, чтобы разработать исходный дизайн для частей Xilinx® без встроенного существующего процессора ARM®, но которые все еще используют сгенерированный интерфейс AXI HDL Coder™, чтобы управлять DUT. Этот пример будет использовать MATLAB в качестве Ведущего IP AXI от HDL Verifier™ и Xilinx, Ведущее устройство JTAG, чтобы получить доступ к HDL Coder™ сгенерировало регистры DUT. Для MATLAB как Ведущее устройство AXI можно получить доступ к регистрам DUT из MATLAB непосредственно. Для Ведущего устройства JTAG Xilinx можно получить доступ к использованию регистров DUT Консоль Vivado Tcl путем записи команд Tcl. Проект FPGA реализован на плате Xilinx Kintex-7 KC705.

Открыть скрипт
IP Core Generation Workflow Without an Embedded ARM Processor: Arrow DECA MAX 10 FPGA Evaluation Kit

Рабочий процесс генерации ядра IP без встроенного процессора ARM: стрелка ДЕКА МАКС 10 оценочных комплектов FPGA

Используйте Рабочий процесс Генерации Ядра IP HDL Coder™, чтобы разработать исходный дизайн для частей Intel® без встроенного существующего процессора ARM®, но которые все еще используют сгенерированный интерфейс AXI HDL Coder™, чтобы управлять DUT. Этот пример использует MATLAB в качестве Ведущего IP AXI от HDL Verifier™ или Intel Qsys™, JTAG к IP Авэлон Мэстер-Бридж, чтобы получить доступ к HDL Coder™ сгенерировал регистры. MATLAB как Ведущее устройство AXI обеспечивает доступ к регистрам FPGA из MATLAB непосредственно. Когда вы используете Intel Qsys™ JTAG для IP Авэлон Мэстер-Бридж, можно получить доступ к использованию регистров FPGA команды Tcl в Системной Консоли Qsys. Проект FPGA реализован на Стрелке ДЕКА МАКС 10 оценочных комплектов FPGA.

Открыть скрипт
Документация HDL Coder
Поддержка