Exponenta Banner

Пользовательский исходный проект

Создайте свой собственный исходный проект для интеграции сгенерированного ядра IP в целевое устройство SoC, платы Speedgoat или автономных плат FPGA.

Можно создать собственный исходный проект в MATLAB® и использовать HDL Coder™, чтобы интегрировать ядро IP в исходный проект.

Классы

hdlcoder.BoardОбъект регистрации плат, который описывает SoC пользовательская плата
hdlcoder.ReferenceDesignРегистрационный объект исходного проекта, который описывает исходный проект SoC
hdlcoder.WorkflowConfigСконфигурируйте рабочие процессы развертывания и генерация HDL-кода

Темы

Совет и система регистрации исходного проекта

Система для определения и регистрации плат и исходных проектов

Укажите пользовательский Совет

Задайте интерфейс и атрибуты пользовательской платы SoC. После определения платы можно предназначаться для него с помощью Рабочего процесса Генерации Ядра IP в HDL Workflow Advisor.

Укажите пользовательский исходный проект

Задайте интерфейс и атрибуты пользовательского исходного проекта SoC. После определения и регистрации исходного проекта, можно предназначаться для него с помощью Рабочего процесса Генерации Ядра IP в HDL Workflow Advisor.

Задайте пользовательские параметры и функции обратного вызова для пользовательского исходного проекта

Узнать, как задавать пользовательские параметры и пользовательские функции обратного вызова для вашего пользовательского исходного проекта.

Задайте и добавьте репозиторий IP в пользовательский исходный проект

Узнать, как можно создать репозиторий IP и добавить модули IP в репозитории к пользовательскому исходному проекту.

Задайте Несколько Основных Интерфейсов AXI в Исходных проектах, чтобы получить доступ к Ведомому Интерфейсу DUT AXI4

Узнать, как можно задать несколько Основных интерфейсов AXI в пользовательском исходном проекте, чтобы получить доступ HDL DUT IP AXI4 к ведомому интерфейсу.

Сопутствующая информация

Поиск и устранение проблем

Разрешите отказы синхронизации в генерации ядра IP и рабочих процессах ввода-вывода FPGA Simulink Real-Time

Разрешите отказы синхронизации в шаге Потока битов FPGA Сборки Рабочего процесса Генерации Ядра IP или Рабочего процесса ввода-вывода FPGA Simulink Real-Time для Находящихся в Vivado Советов.

Популярные примеры

Define and Register Custom Board and Reference Design for Zynq Workflow

Задайте и укажите пользовательский Совет и исходный проект для рабочего процесса Zynq

Задайте и укажите пользовательскую плату и исходный проект в рабочем процессе SoC HDL Coder™. Используя этот пример, вы сможете указать макетную плату Digilent® Zybo Zynq™ и пользовательский исходный проект в HDL Workflow Advisor для рабочего процесса Zynq.

Открыть скрипт
Authoring a reference design for audio system on a Zynq board

Авторская разработка исходного проекта для аудиосистемы на плате Zynq

Как к:

Открыть скрипт
Authoring a reference design for audio system on a ZYBO board

Авторская разработка исходного проекта для аудиосистемы на плате ZYBO

В этом примере это проиллюстрировано как к:

Открыть скрипт
Define and Register Custom Board and Reference Design for Intel SoC Workflow

Задайте и укажите пользовательский Совет и исходный проект для рабочего процесса Intel SoC

Задайте и укажите пользовательскую плату и исходный проект в рабочем процессе Intel HDL Coder™ SoC. Используя этот пример, вы сможете указать комплект разработчика Terasic DE1-SoC и пользовательский исходный проект в HDL Workflow Advisor для рабочего процесса Intel SoC.

Открыть скрипт
Документация HDL Coder
Поддержка