При помощи IP Core Generation рабочий процесс в HDL Workflow Advisor, HDL- Coder™ может сгенерировать IP-ядро, которое содержит исходный код HDL и файлы заголовков C для интеграции IP-ядра в проект EDK, а затем запрограммировать целевой компьютер.
Настраиваемая генерация ядра IP
Используя HDL Workflow Advisor, можно сгенерировать пользовательское IP-ядро из модели или алгоритма.
Пользовательский отчет по IP-ядру
Вы генерируете HTML пользовательский отчет ядра IP по умолчанию, когда вы генерируете пользовательское ядро IP.
Многоуровневая генерация ядра IP
Узнайте различные примеры проектов, которые используют несколько частот дискретизации с рабочим процессом генерации IP Core.
Сгенерируйте независимое от платы IP-ядро HDL из модели Simulink
Когда вы открываете HDL Workflow Advisor и запускаете IP Core Generation рабочий процесс для вашего Simulink® можно задать типовую платформу Xilinx или типовую платформу Intel.
Сгенерируйте независимое от платы IP-ядро из алгоритма MATLAB
Независимая от платы генерация ядра IP от MATLAB®.
Генерация IP-ядра HDL с несколькими AXI4-Stream и AXI4 главными интерфейсами
Узнайте, как можно сопоставить порты DUT с несколькими AXI4-Stream, AXI4-Stream Video и AXI4 Master интерфейсами.
Синхронизация процессора и FPGA
В HDL Workflow Advisor можно выбрать Processor/FPGA synchronization mode для процессора и FPGA при наличии следующих режимов синхронизации:
Синхронизация сигнала глобального сброса с областью основного синхроимпульса IP
Узнайте, как HDL Coder автоматически вставляет логику, чтобы синхронизировать глобальный сигнал сброса в область основного синхроимпульса IP.
IP-кэширование для более быстрого синтеза исходного проекта
Используйте IP-кэширование, чтобы ускорить исходный проект синтеза с помощью внеконтекстового рабочего процесса.
Устраните отказы в синхронизации в Build FPGA Bitstream шага рабочего процесса генерации IP-ядра или рабочего процесса ввода-вывода Simulink FPGA в Simulink Real-Time для плат на базе Vivado.
