Exponenta Banner

Simulink Real-Time

Сгенерируйте и разверните HDL-код на Simulink® Real-Time™ модули ввода-вывода FPGA (требуется Simulink Real-Time)

Можно сгенерировать программный файл FPGA и интерфейс ввода-вывода Simulink Real-Time для развертывания на плате Speedgoat. Смотрите рабочий процесс генерации IP-ядра для программируемых модулей ввода-вывода Speedgoat Simulink.

Классы

расширить все

hdlcoder.BoardОбъект регистрации платы, описывающий пользовательскую плату СнК
hdlcoder.WorkflowConfigНастройка рабочих процессов генерации и развертывания HDL-кода
hdlcoder.ReferenceDesignИсходный проект объекта регистрации, который описывает SoC исходного проекта

Функции

расширить все

socExportReferenceDesignЭкспорт пользовательского исходного проекта для HDL Workflow Advisor
addExternalIOInterfaceОпределите внешний интерфейс ввода-вывода для объекта платы
addExternalPortInterfaceОпределите интерфейс внешнего порта для объекта платы
addInternalIOInterfaceДобавьте и определите внутренний интерфейс ввода-вывода между сгенерированным IP-ядром и существующими IP-ядрами
addAXI4MasterInterfaceДобавьте и определите AXI4 интерфейс Master
addAXI4SlaveInterfaceДобавьте и задайте AXI4 подчиненный интерфейс
addAXI4StreamInterfaceДобавление AXI4-Stream интерфейса
addAXI4StreamVideoInterfaceДобавить AXI4-Stream Video Interface
addClockInterfaceДобавьте часы и сбросьте интерфейс
addCustomEDKDesignЗадайте файл проекта Xilinx EDK MHS
addCustomQsysDesignЗадайте файл проекта Altera Qsys
addCustomVivadoDesignЗадайте файл Tcl проекта экспортированных блоков Xilinx Vivado
addIPRepositoryВключите IP-модули из папки репозитория IP в пользовательский исходный проект
addParameterДобавьте и задайте пользовательские параметры для исходного проекта
validateReferenceDesignПроверяйте значения свойств в исходный проект объекте
validateBoardПроверяйте значения свойств в объекте платы

Темы

Рабочий процесс генерации IP-ядра для программируемых модулей ввода-вывода Speedgoat Simulink

Используйте рабочий процесс генерации ядра IP с модулями ввода-вывода Speedgoat и встраивайте ядро IP в исходный проект.

Программные целевые платы FPGA или однокристальные устройства

Как программировать целевое оборудование Intel или Xilinx.

Сгенерируйте подсистему интерфейса Simulink Real-Time для модели Simscape двухуровневого конвертера

Сгенерируйте HDL-код и модель интерфейса Simulink Real-Time из Simscape™ моделей.

Поддержка Speedgoat FPGA с помощью HDL Workflow Advisor

Реализация алгоритмов Simulink на ПЛИС на борту модулей ввода-вывода Speedgoat FPGA.

Связанная информация

Поиск и устранение проблем

Решение временных Отказов в генерации ядра IP и Simulink Real-Time рабочих процессов FPGA ввода-вывода

Устраните отказы в синхронизации в Build FPGA Bitstream шага рабочего процесса генерации IP-ядра или рабочего процесса ввода-вывода Simulink FPGA в Simulink Real-Time для плат на базе Vivado.

Рекомендуемые примеры

FPGA Programming and Configuration on Speedgoat Simulink-Programmable I/O Modules

Программирование и строение FPGA на программируемых модулях ввода-вывода Speedgoat Simulink

Выберите и запустите рабочий процесс генерации и синтеза HDL-кода для целевого устройства Speedgoat.

Открыть скрипт
Deploy Simscape Buck Converter Model to Speedgoat IO Module Using HDL Workflow Script

Развертывание модели Понижающего конвертера Simscape на модуле ввода-вывода Speedgoat с использованием скрипта рабочего процесса HDL

Развертывание понижающего конвертера, смоделированного в модулях Simscape на Speedgoat IO, с помощью скрипта HDL Workflow.

Открыть скрипт
Hardware-in-the-Loop Implementation of Simscape Model on Speedgoat FPGA I/O Modules

Оборудование -в цикле Реализация модели Simscape на ввод-вывод модулях Speedgoat FPGA

Синтезируйте и сгенерируйте битовый поток FPGA из Simscape™ модели полуволнового выпрямителя и загрузите битовый поток в ввод-вывод 334-325K FPGA Speedgoat для реализации Оборудования в Цикл (HIL).

Открыть скрипт

HDL Coder документация

Поддержка