Платформа Xilinx Zynq
HDL Coder™ могут сгенерировать IP-ядро, интегрировать его в ваш проект EDK и запрограммировать оборудование Zynq. Использование Embedded Coder®, можно сгенерировать и создать встроенное программное обеспечение, и запустить его на ARM® процессора. Смотрите рабочий процесс «Совместное проектирование аппаратного и программного обеспечения» для однокристальных платформ.
Чтобы перенести проект на оборудование Zynq, необходимо установить пакет поддержки HDL Coder для платформы Xilinx Zynq. Для получения информации об установке см. HDL Coder Поддерживаемых аппаратных средств.
Классы
Функции
Темы
Моделируйте Проект для генерации AXI4 подчиненного интерфейса
Как спроектировать модель для AXI4 или AXI4-Lite интерфейсов для скаляра, векторных портов, типов данных шины и значений возврата чтения.
Моделируйте Проект для генерации AXI4-Stream интерфейса
Как спроектировать модель для генерации AXI4-Stream вектора или скалярного интерфейса.
Моделируйте Проект для генерации AXI4-Stream видео-интерфейса
Как спроектировать модель для генерации ядра IP с помощью AXI4-stream видеоинтерфейсов.
Моделируйте Проект для генерации AXI4 Master Interface
Описание протокола Master AXI4 и как вы можете проектировать модель для генерации ядра IP с помощью AXI4-Master интерфейсов.
Программные целевые платы FPGA или однокристальные устройства
Как программировать целевое оборудование Intel или Xilinx.
Отладка IP-ядра с помощью сбора данных FPGA
В этом примере показов, как отлаживать HDL Coder сгенерированное IP-ядро с помощью функции FPGA Данных Capture HDL Verifier.
Связанная информация
Поиск и устранение проблем
Устраните отказы в синхронизации в Build FPGA Bitstream шага рабочего процесса генерации IP-ядра или рабочего процесса ввода-вывода Simulink FPGA в Simulink Real-Time для плат на базе Vivado.
