Exponenta Banner
exponenta event banner

Автономные платы FPGA

Создание и развертывание кода HDL на платах Intel ® или Xilinx ®

Для развертывания проекта на автономной плате Intel или Xilinx FPGA необходимо установить пакет поддержки HDL Coder™ для плат Intel FPGA или пакет поддержки HDL Coder для плат Xilinx FPGA соответственно. Сведения об установке см. в разделе Аппаратное обеспечение, поддерживаемое кодером HDL.

Классы

hdlcoder.BoardОбъект регистрации платы, описывающий пользовательскую плату SoC
hdlcoder.ReferenceDesignОбъект регистрации ссылочного проекта, описывающий ссылочный проект SoC
hdlcoder.WorkflowConfigНастройка рабочих процессов создания и развертывания кода HDL

Функции

развернуть все

socExportReferenceDesignЭкспорт пользовательской ссылочной конструкции для помощника по рабочим процессам HDL
addExternalIOInterfaceОпределение внешнего интерфейса ввода-вывода для объекта платы
addExternalPortInterfaceОпределение внешнего интерфейса порта для объекта платы
addInternalIOInterfaceДобавление и определение внутреннего интерфейса ввода-вывода между сгенерированным ядром IP и существующими ядрами IP
addAXI4MasterInterfaceДобавление и определение главного интерфейса AXI4
addAXI4SlaveInterfaceДобавление и определение подчиненного интерфейса AXI4
addAXI4StreamInterfaceДобавить интерфейс AXI4-Stream
addAXI4StreamVideoInterfaceДобавить AXI4-Stream видеоинтерфейс
addClockInterfaceДобавление интерфейса синхронизации и сброса
addCustomEDKDesignУкажите файл проекта Xilinx EDK MHS
addCustomQsysDesignУкажите файл проекта Altera Qsys
addCustomVivadoDesignУкажите файл Tcl проекта экспортируемого блока Xilinx Vivado
addIPRepositoryВключение IP-модулей из папки репозитория IP-адресов в пользовательский эталонный проект
addParameterДобавление и определение пользовательских параметров для ссылочной конструкции
validateReferenceDesignПроверка значений свойств в ссылочном объекте конструкции
validateBoardПроверка значений свойств в объекте платы

Темы

Поколение ядер IP

Образцовый дизайн для поколения интерфейса рабов AXI4

Проектирование модели для AXI4 или AXI4-Lite интерфейсов для скалярных, векторных портов, типов данных шины и значений для чтения.

Проект модели для создания интерфейса AXI4-Stream

Проектирование модели для создания AXI4-Stream векторного или скалярного интерфейса.

Дизайн модели для генерации видеоинтерфейса AXI4-Stream

Разработка модели для генерации IP-ядра с помощью AXI4-stream видеоинтерфейсов.

Проект модели для создания главного интерфейса AXI4

Описание протокола AXI4 Master и способов разработки модели для генерации IP-ядра с помощью AXI4-Master интерфейсов.

Рабочий процесс создания IP Core для автономных устройств FPGA

Узнайте, как использовать рабочий процесс создания IP Core с автономными устройствами FPGA и внедрить ядро IP в эталонную конструкцию.

Системные платы Xilinx и Intel

Целевые программные платы FPGA или устройства SoC

Программирование целевого аппаратного обеспечения Intel или Xilinx.

Программная автономная плата разработки Xilinx FPGA от Simulink (пакет поддержки кодера HDL для плат Xilinx FPGA)

В этом примере показано, как настроить плату разработки Xilinx FPGA для синтеза с использованием рабочего процесса FPGA под ключ.

Программная автономная плата разработки Altera FPGA от Simulink (пакет поддержки кодера HDL для плат Intel FPGA)

В этом примере показано, как настроить плату разработки Altera ® FPGA для синтеза с использованием рабочего процесса FPGA «под ключ».

Программная автономная плата разработки Xilinx FPGA от MATLAB (пакет поддержки кодеров HDL для плат Xilinx FPGA)

Рабочий процесс FPGA под ключ для развертывания на автономном оборудовании FPGA.

Программная автономная плата разработки Altera FPGA от MATLAB (пакет поддержки кодеров HDL для плат Intel FPGA)

Рабочий процесс FPGA под ключ для развертывания на автономном оборудовании FPGA.

Связанная информация

Поиск неисправностей

Устранение сбоев синхронизации в рабочих процессах ввода-вывода FPGA в режиме реального времени и генерации IP Core и Simulink

Устраните ошибки синхронизации на этапе создания Bitstream FPGA рабочего процесса генерации IP Core или рабочего процесса ввода-вывода FPGA Simulink в реальном времени для плат на базе Vivado.

Характерные примеры

IP Core Generation Workflow with a MicroBlaze processor: Xilinx Kintex-7 KC705

Рабочий процесс поколения IP Core с процессором MicroBlaze: Xilinx Kintex-7 KC705

Используйте IP HDL Coder™ Основной Технологический процесс Поколения, чтобы разработать справочный дизайн для частей Xilinx® без встроенного существующего процессора ARM®, но которые все еще используют произведенный интерфейс AXI HDL Coder™, чтобы управлять DUT. А именно, этот пример будет использовать правление Xilinx Kintex-7 KC705, и мягкий процессор MicroBlaze™, управляющий LightWeightIP, (lwIP) базировался, микропрограммный сервер TCP/IP в справочном дизайне, чтобы получить доступ к HDL Coder™ произвел регистры DUT отовсюду в связанной сети. Кроме того, этот пример также выделит различие между доступом к данным из набора регистров, реализованных в виде множества скалярных портов, и набором регистров, реализованных в виде одного векторного порта.

Открыть сценарий
IP Core Generation Workflow without an Embedded ARM Processor: Xilinx Kintex-7 KC705

Рабочий процесс поколения IP Core без встроенного процессора ARM: Xilinx Kintex-7 KC705

Используйте IP HDL Coder™ Основной Технологический процесс Поколения, чтобы разработать справочный дизайн для частей Xilinx® без встроенного существующего процессора ARM®, но которые все еще используют произведенный интерфейс AXI HDL Coder™, чтобы управлять DUT. В этом примере MATLAB используется в качестве главного IP-адреса AXI из Verifier™ HDL для доступа к созданным Coder™ HDL регистрам DUT путем включения опции ссылочного параметра конструкции Вставить мастер JTAG MATLAB в качестве главного регистра AXI. Затем можно получить доступ к регистрам DUT непосредственно из MATLAB. Кроме того, можно использовать Xilinx JTAG AXI Master для доступа к регистрам DUT с помощью Vivado Tcl Console, записывая команды Tcl. Для Xilinx JTAG AXI Master необходимо создать пользовательскую ссылочную конструкцию. Конструкция FPGA реализована на плате Xilinx Kintex-7 KC705.

Открыть сценарий
IP Core Generation Workflow Without an Embedded ARM Processor: Arrow DECA MAX 10 FPGA Evaluation Kit

Рабочий процесс поколения IP Core без встроенного процессора ARM: стрелка DECA MAX 10 FPGA Оценочный комплект

Используйте IP HDL Coder™ Основной Технологический процесс Поколения, чтобы разработать справочный дизайн для частей Intel® без встроенного существующего процессора ARM®, но которые все еще используют произведенный интерфейс AXI HDL Coder™, чтобы управлять DUT. В этом примере MATLAB используется в качестве главного IP-адреса AXI из Verifier™ HDL для доступа к созданным Coder™ HDL регистрам DUT путем включения опции ссылочного параметра конструкции Вставить мастер JTAG MATLAB в качестве главного регистра AXI. Затем можно получить доступ к регистрам DUT непосредственно из MATLAB. Вы также можете использовать Intel Qsys (TM) JTAG к Avalon Master Bridge IP для доступа к регистрам FPGA с помощью команд Tcl в системной консоли Qsys. Для Intel JTAG AXI Master необходимо создать пользовательский эталонный дизайн. Конструкция FPGA реализована на оценочном комплекте Arrow DECA MAX 10 FPGA.

Открыть сценарий

Документация по кодеру HDL

Поддержка