С помощью IP Core Generation workflow-процесс в помощнике по рабочим процессам HDL, HDL Coder™ может генерировать ядро IP, которое содержит исходный код HDL и файлы заголовков C для интеграции ядра IP в проект EDK, а затем программировать целевое оборудование.
Пользовательское поколение ядер IP
С помощью HDL Workflow Advisor можно создать пользовательское ядро IP из модели или алгоритма.
Пользовательский отчет по IP-ядру
Пользовательский отчет по IP-ядру создается по умолчанию при создании пользовательского IP-ядра.
Генерация многоскоростного ядра IP
Узнайте о различных примерах конструкций, в которых используется несколько скоростей выборки с рабочим процессом поколения IP Core.
Создание независимого от платы IP-ядра HDL на основе модели Simulink
При открытии помощника по рабочим процессам HDL и запуске IP Core Generation для модели Simulink ® можно указать общую платформу Xilinx или общую платформу Intel .
Создать независимое от платы ядро IP из алгоритма MATLAB
Независимое от платы поколение ядер IP от MATLAB ®.
Произведите IP ядро HDL с несколькими, AXI4-текут и основные интерфейсы AXI4
Узнайте, как можно сопоставить порты DUT с несколькими интерфейсами AXI4-Stream, AXI4-Stream Video и AXI4 Master.
Синхронизация процессора и FPGA
В помощнике по рабочим процессам HDL можно выбрать режим синхронизации Процессор/FPGA для процессора и FPGA, если доступны следующие режимы синхронизации:
Синхронизация сигнала глобального сброса с основным доменом синхронизации IP
Узнайте, как кодер HDL автоматически вставляет логику для синхронизации сигнала глобального сброса в основной домен синхронизации IP.
Кэширование IP для более быстрого синтеза эталонных проектов
Использование кэширования IP-адресов для ускорения времени синтеза ссылочной конструкции с помощью рабочего процесса вне контекста.
Устраните ошибки синхронизации на этапе создания Bitstream FPGA рабочего процесса генерации IP Core или рабочего процесса ввода-вывода FPGA Simulink в реальном времени для плат на базе Vivado.
