При разделении проекта на аппаратные и программные компоненты используйте HDL Coder™ HDL Workflow Advisor, чтобы настроить проект на автономные платы FPGA, устройства SoC и модули ввода-вывода Speedgoat FPGA. Конструкция состоит из алгоритма DUT, для которого генерируется код RTL и ядро IP. Ядро IP можно интегрировать в эталонную конструкцию целевой платформы. Для тестирования основных функций HDL IP можно использовать сгенерированную модель программного интерфейса или сценарий программного интерфейса.
Образцовый дизайн для поколения интерфейса рабов AXI4
Проектирование модели для AXI4 или AXI4-Lite интерфейсов для скалярных, векторных портов, типов данных шины и значений для чтения.
Проект модели для создания интерфейса AXI4-Stream
Проектирование модели для создания AXI4-Stream векторного или скалярного интерфейса.
Дизайн модели для генерации видеоинтерфейса AXI4-Stream
Разработка модели для генерации IP-ядра с помощью AXI4-stream видеоинтерфейсов.
Проект модели для создания главного интерфейса AXI4
Описание протокола AXI4 Master и способов разработки модели для генерации IP-ядра с помощью AXI4-Master интерфейсов.
Создание скрипта программного интерфейса для проверки и быстрого прототипа IP-ядра HDL
Создание сценария программного интерфейса для взаимодействия с ядром IP HDL и быстрое создание прототипов.
Создание модели программного интерфейса для проверки и быстрого прототипа IP-ядра ЛПВП
Создание модели программного интерфейса для взаимодействия с ядром IP HDL и быстрое создание прототипов.
Создание скрипта программного интерфейса для управления и быстрого прототипа IP-ядра HDL
Создайте и создайте сценарий программного интерфейса, настроив интерфейсы и информацию о сопоставлении портов для управления ядром IP HDL.
