Exponenta Banner

Автономные платы FPGA

Создавайте и развертывайте HDL-код в Intel® или Xilinx® правления

Для развертывания проекта на автономной плате Intel или Xilinx FPGA необходимо установить пакет HDL Coder™ поддержки для плат Intel FPGA или HDL Coder пакет поддержки для плат Xilinx FPGA соответственно. Для получения информации об установке см. HDL Coder Поддерживаемых аппаратных средств.

Классы

hdlcoder.BoardОбъект регистрации платы, описывающий пользовательскую плату СнК
hdlcoder.ReferenceDesignИсходный проект объекта регистрации, который описывает SoC исходного проекта
hdlcoder.WorkflowConfigНастройка рабочих процессов генерации и развертывания HDL-кода

Функции

расширить все

socExportReferenceDesignЭкспорт пользовательского исходного проекта для HDL Workflow Advisor
addExternalIOInterfaceОпределите внешний интерфейс ввода-вывода для объекта платы
addExternalPortInterfaceОпределите интерфейс внешнего порта для объекта платы
addInternalIOInterfaceДобавьте и определите внутренний интерфейс ввода-вывода между сгенерированным IP-ядром и существующими IP-ядрами
addAXI4MasterInterfaceДобавьте и определите AXI4 интерфейс Master
addAXI4SlaveInterfaceДобавьте и задайте AXI4 подчиненный интерфейс
addAXI4StreamInterfaceДобавление AXI4-Stream интерфейса
addAXI4StreamVideoInterfaceДобавить AXI4-Stream Video Interface
addClockInterfaceДобавьте часы и сбросьте интерфейс
addCustomEDKDesignЗадайте файл проекта Xilinx EDK MHS
addCustomQsysDesignЗадайте файл проекта Altera Qsys
addCustomVivadoDesignЗадайте файл Tcl проекта экспортированных блоков Xilinx Vivado
addIPRepositoryВключите IP-модули из папки репозитория IP в пользовательский исходный проект
addParameterДобавьте и задайте пользовательские параметры для исходного проекта
validateReferenceDesignПроверяйте значения свойств в исходный проект объекте
validateBoardПроверяйте значения свойств в объекте платы

Темы

Генерация ядра IP

Моделируйте Проект для генерации AXI4 подчиненного интерфейса

Как спроектировать модель для AXI4 или AXI4-Lite интерфейсов для скаляра, векторных портов, типов данных шины и значений возврата чтения.

Моделируйте Проект для генерации AXI4-Stream интерфейса

Как спроектировать модель для генерации AXI4-Stream вектора или скалярного интерфейса.

Моделируйте Проект для генерации AXI4-Stream видео-интерфейса

Как спроектировать модель для генерации ядра IP с помощью AXI4-stream видеоинтерфейсов.

Моделируйте Проект для генерации AXI4 Master Interface

Описание протокола Master AXI4 и как вы можете проектировать модель для генерации ядра IP с помощью AXI4-Master интерфейсов.

Рабочий процесс генерации IP-ядра для автономных устройств FPGA

Узнайте, как использовать рабочий процесс генерации ядра IP с автономными устройствами FPGA и встраивать ядро IP в исходный проект.

Программные платы Xilinx и Intel

Программные целевые платы FPGA или однокристальные устройства

Как программировать целевое оборудование Intel или Xilinx.

Автономная программа Xilinx FPGA Development Board от Simulink (HDL Coder пакет поддержки плат Xilinx FPGA)

Этот пример показывает назначение платы разработки Xilinx FPGA для синтеза с помощью рабочего процесса FPGA «под ключ».

Программная автономная плата разработки Altera FPGA от Simulink (HDL Coder пакет поддержки для плат Intel FPGA)

В этом примере показано, как нацелиться на Altera® Плата разработки FPGA для синтеза с использованием рабочего процесса FPGA «под ключ».

Автономная программа Xilinx FPGA Development Board от MATLAB (HDL Coder пакет поддержки плат Xilinx FPGA)

Рабочий процесс FPGA «под ключ» для развертывания на автономном оборудовании FPGA.

Программная автономная плата разработки Altera FPGA от MATLAB (HDL Coder пакет поддержки для плат Intel FPGA)

Рабочий процесс FPGA «под ключ» для развертывания на автономном оборудовании FPGA.

Связанная информация

Поиск и устранение проблем

Решение временных Отказов в генерации ядра IP и Simulink Real-Time рабочих процессов FPGA ввода-вывода

Устраните отказы в синхронизации в Build FPGA Bitstream шага рабочего процесса генерации IP-ядра или рабочего процесса ввода-вывода Simulink FPGA в Simulink Real-Time для плат на базе Vivado.

Рекомендуемые примеры

IP Core Generation Workflow with a MicroBlaze processor: Xilinx Kintex-7 KC705

Рабочий процесс генерации IP-ядра с процессором MicroBlaze: Xilinx Kintex-7 KC705

Используйте рабочий процесс HDL Coder™ IP Core Generation для разработки исходных проектов для деталей Xilinx ® без встроенного процессора ARM ®, но которые все еще используют HDL Coder™ сгенерированный интерфейс AXI для управления DUT. В частности, этот пример использует плату Kintex-7 KC705 Xilinx и MicroBlaze™ мягкий процессор, работающий на сервере микропрограммного обеспечения TCP/IP (lwIP) на основе LightWeightIP (lwIP) в исходный проект, для доступа к HDL Coder™ сгенерированным регистрам DUT из любой точки подключенной сети. Кроме того, этот пример также высвечивает различие между доступом к данным из набора регистров, реализованных как несколько скалярных портов, и набором регистров, реализованным как один векторный порт.

Открыть скрипт
IP Core Generation Workflow without an Embedded ARM Processor: Xilinx Kintex-7 KC705

Рабочий процесс генерации IP-ядра без встраиваемого процессора ARM: Xilinx Kintex-7 KC705

Используйте рабочий процесс HDL Coder™ IP Core Generation для разработки исходных проектов для деталей Xilinx ® без встроенного процессора ARM ®, но которые все еще используют HDL Coder™ сгенерированный интерфейс AXI для управления DUT. Этот пример использует MATLAB как AXI Master IP из HDL- Verifier™ для доступа к HDL Coder™ сгенерированным регистрам DUT путем включения опции ссылочного параметра исходного проекта Insert JTAG MATLAB AXI Master. Затем можно получить доступ к регистрам DUT из MATLAB непосредственно. Также можно использовать Xilinx JTAG AXI Master для доступа к регистрам DUT с помощью Vivado Tcl Console путем записи команд Tcl. Для Xilinx JTAG AXI Master необходимо создать пользовательский исходный проект. Проект FPGA реализован на плате Xilinx Kintex-7 KC705.

Открыть скрипт
IP Core Generation Workflow Without an Embedded ARM Processor: Arrow DECA MAX 10 FPGA Evaluation Kit

Рабочий процесс генерации IP-ядра без встраиваемого процессора ARM: Arrow DECA MAX 10 FPGA Evaluation Kit

Используйте рабочий процесс HDL Coder™ IP Core Generation для разработки исходных проектов для деталей Intel ® без встроенного процессора ARM ®, но которые все еще используют HDL Coder™ созданный интерфейс AXI для управления DUT. Этот пример использует MATLAB как AXI Master IP из HDL- Verifier™ для доступа к HDL Coder™ сгенерированным регистрам DUT путем включения опции ссылочного параметра исходного проекта Insert JTAG MATLAB AXI Master. Затем можно получить доступ к регистрам DUT из MATLAB непосредственно. Кроме того, вы можете использовать Intel Qsys (TM) JTAG в Avalon Master Bridge IP для доступа к регистрам FPGA с помощью команд Tcl в системной консоли Qsys. Для Intel JTAG AXI Master необходимо создать пользовательский исходный проект. Проект FPGA реализован на наборе оценки Arrow DECA MAX 10 FPGA.

Открыть скрипт

HDL Coder документация

Поддержка