Когда вы разделяете проект на аппаратные и программные компоненты, используйте HDL Coder™ HDL Workflow Advisor, чтобы нацелить ваш проект на автономные платы FPGA, устройства СО и модули ввода-вывода Speedgoat FPGA. Проект состоит из алгоритма DUT, для которого вы генерируете код RTL и ядро IP. Можно интегрировать IP-ядро в исходный проект для целевой платформы. Чтобы протестировать функциональность IP-ядра HDL, можно использовать модель сгенерированного программного обеспечения интерфейса или скрипт программного интерфейса.
Моделируйте Проект для генерации AXI4 подчиненного интерфейса
Как спроектировать модель для AXI4 или AXI4-Lite интерфейсов для скаляра, векторных портов, типов данных шины и значений возврата чтения.
Моделируйте Проект для генерации AXI4-Stream интерфейса
Как спроектировать модель для генерации AXI4-Stream вектора или скалярного интерфейса.
Моделируйте Проект для генерации AXI4-Stream видео-интерфейса
Как спроектировать модель для генерации ядра IP с помощью AXI4-stream видеоинтерфейсов.
Моделируйте Проект для генерации AXI4 Master Interface
Описание протокола Master AXI4 и как вы можете проектировать модель для генерации ядра IP с помощью AXI4-Master интерфейсов.
Сгенерируйте скрипт программного интерфейса для связи с HDL-ядром IP и выполните быстрое прототипирование.
Сгенерируйте модель программного интерфейса для зондирования и быстрого прототипирования HDL IP Core
Сгенерируйте модель программного интерфейса для связи с HDL-ядром IP и выполните быстрое прототипирование.
Создайте скрипт программного интерфейса для управления и быстрого прототипирования HDL IP Core
Создайте и создайте скрипт программного интерфейса путем настройки интерфейсов и информации о отображении портов для управления HDL-ядром IP.
